칩 제조 위한 패터닝 솔루션 포트폴리오 확대, 모든 최첨단 로직 반도체 제조사와 협력

주요 반도체 제조사들의 2nm 이하 노드 공정이 가속화되고 있는 가운데, 이 작은 소자를 패터닝하기 위한 식각 기술에도 비상이 걸렸다.

실제 생산에 적용되고 있는 EUV 공정은 더 나아가 EUV 더블 패터닝을 채택하기 시작했고 이제 High-NA EUV로 발전하고 있다. 문제는 이에 걸맞는 패터닝 구현에는 소프트웨어, 설계 툴, 증착 및 식각 분야의 소재공학, 첨단 계측 및 검사 시스템 등 관련 기능으로 구성된 전체 생태계가 필요하는 점이다. 


특히 EUV 리소그래피와 포토레지스트는 리소그래피 툴에서 포토레지스트로 전사(transfer)되는 패턴에 임의변이를 유발하는 확률적(stochastic) 효과가 발생하기 때문에 라이 에지 러프니스(line edge roughness)와 금속 라인 사이의 브릿지 형성으로 반도체 성능을 떨어뜨리거나 디바이스 고장의 원인이 되는 다양한 결함으로 이어진다.

식각은 EUV 포토레지스트를 빠르게 파괴하기에 이를 견뎌내기 위해 일련의 유전체막이 전사레이어로 사용된다. 하지만 이 전사 레이어는 에지 배치 오류 등의 문제를 유발하는 또 다른 변이의 근원이 될 수 있다. EUV 더블 패터닝은 더 촘촘한 간격의 패터닝에 도움되지만 오버레이 문제를 일으킬 수 있는 패턴 정합 오류의 위험성도 초래한다. 에지 배치 오류가 식각 공정에 전에 탐지되면 패턴을 재작업해야 하는데 이는 시간과 비용 낭비를 초래한다. 오류가 사전에 탐지되지 않을 시 수율 저하나 심한 경우 반도체 성능과 전력 소비에 영향을 주는 회로 성능 변화가 발생할 수 있다.

High-NA EUV 리소그래피로의 전환은 라인과 공간 패턴의 스케일링을 보완하지만 새로운 문제도 일으킨다. High-NA 광학장비는 노광 필드를 절반으로 감소시켜 싱글 웨이퍼 패터닝에 두 배의 노광이 소요되며, AI 프로세서와 같은 대형 반도체를 생성하기 위해 복잡한 래티클 스티칭이 필요할 수도 있다. 반도체사들은 양산에 앞서 초점심도(depth-of-focus) 변화를 조정하기 위해 레지스트 및 하드 마스크의 두께 감소 등 소재에서 발생하는 여러 변화를 미리 평가해야 한다. 
 
초미세 공정을 위한 패터닝 기술

이에 재료공학 솔루션 분야 선도 기업, 어플라이드 머티어리얼즈가 확대한 패터닝 솔루션은 ‘옹스트롬(Angstrom, 0.1 나노미터) 시대’ 반도체 칩의 패터닝 요구사항을 해결한다고 밝혔다. 어플라이드는 최근, 미디어 간담회를 개최하고 이들 패터닝 장비를 소개하는 시간을 가졌다. 이 자리에는 어플라이드 머티어리얼즈 코리아 박광선 대표를 비롯하여 여정호 총괄, 이길용 총괄, 장대현 총괄 등이 참석하여 장비에 대한 이해를 도왔다. 

먼저, 어플라이드 머티어리얼즈 코리아의 박광선 대표는 “최근 고객들이 1나노, 2나노에 대한 로드맵을 발표하면서 초미세 패터닝 기술 구현이 점점 더 중요해지고 있다. EUV나 High-NA 등을 가능하게 하려면 초미세 공정에 필요한 기술이 필요하다. 그래서 나노 시대에서 이제는 옹스트롬 시대라고 불리고 있다”며, “초미세 기술을 구현하기 위한 신기술이 필요한데, 어플라이드는 초미세 패터닝을 구현하는 기술을 준비하고 있다”고 말했다. 

또한, 박 대표는 “어플라이드는 패터닝 관련 기술을 10여 년 전부터 준비해왔고 제품과 솔루션 개발을 고객들과 협업하고 있다. 그러한 결과물들로 실제 시장에서 많은 성장을 하고 있고 앞으로도 고객들의 비용 절감과 로드맵을 구현하기 위해 매년 많은 투자를 할 것”이라고 밝혔다.  

팁 간격을 더 좁혀라 ‘센튜라 스컬프타’

지난해 어플라이드는 반도체 제조사가 패턴 형태를 늘려 EUV 더블 패터닝 단계를 줄임으로써 싱글 EUV 또는 하이 NA EUV 노광에 비해 팁 간격을 더 좁힐 수 있는 ‘센튜라 스컬프타(Centura Sculpta)’ 패터닝 시스템을 발표했다. 

어플라이드는 현재 모든 최첨단 로직 반도체 제조사와 협력하며 스컬프타 적용 분야를 넓히고 있다. 일례로, 팁 간격을 줄이는 것 외에도 반도체 제조사는 스컬프타를 이용해 브릿지 결함을 제거함으로써 패터닝 비용을 절감하고 칩 수율을 개선할 수 있다.
인텔 측은 옹스트롬 공정 노드를 위해 스컬프타 시스템을 도입한 후 처리량 개선, 웨이퍼 수율 향상, 공정 복잡성 감소, 비용 절감 등의 효과를 거뒀다고 밝혔다. 
 
어플라이드 머티어리얼즈 코리아의 이길용 총괄(기술마케팅 및 전략 프로그램 총괄)은 “스컬프타의 메인 기능은 칩 에어리어를 줄여 전체 생산 코스를 줄여주고 수율을 높여준다는 점”이라며 “EUV를 두 번 쓸 것을 한번 쓰기 때문에 코스트를 줄여줄 수 있는 것”이라고 말했다. 

또한 “이처럼 EUV 공정 뿐만 아니라 EUV 연관 공정도 함께 줄여들기 때문에 반도체 제조사 입장에서는 가격 감소 효과가 크다. 복잡한 공정 수가 줄여들기 때문에 수율 증가와 함께 결함 감소에 기여하게 된다. 환경 측면에서도 공정 수가 줄여들면서 사용되는 에너지가 줄어드는 긍정적인 효과가 있다”고 밝혔다. 

수율 저하 결함, 식각 시스템에서 해결

EUV 시스템은 포토레지스트에서 라인과 공간 패턴을 선명하게 정의하는데 필요한 광자를 더 적게 생성한다. 그 결과 거친 라인 에지가 웨이퍼에 식각되어 칩에 단선, 단락 회로가 생성될 수 있다. 이 같은 수율 저하 결함은 반도체 제조사가 라인과 패턴 간 간격이 더 좁은 옹스트롬 시대에 설계를 구현하면서 더욱 빈번히 발생하고 있다. 


어플라이드는 동일 챔버에서 증착과 식각을 모두 지원하는 ‘Sym3 Y 매그넘(Magnum)’ 식각 시스템을 공개했다. 독창적인 이 시스템은 거친 에지를 따라 물질을 증착해 EUV 라인 패턴을 웨이퍼 식각 전 더 매끄럽게 만들어 수율을 높이고 라인 저항을 감소시켜 칩 성능과 전력 소비를 개선한다. Sym3 Y 매그넘은 파운드리 로직에서 이미 주요 반도체 제조사의 중요한 식각 분야에 채택되고, 현재 옹스트롬 시대 노드에서 EUV 패터닝에 사용되고 있다. 메모리 분야에서 Sym3 Y 매그넘은 D램 EUV 패터닝에 가장 널리 채택된 식각 기술이다. 

어플라이드 머티어리얼즈 코리아의 장대현 총괄(메모리 식각 기술 총괄)은 “옹스트롬 시대는 EUV 패터닝이 필수적이다. EUV는 낮은 광원을 사용하기 때문에 결함이 상대적으로 많다. 이러한 결함이 하나의 패터닝 상에서 공존하게 되는데, 어플라이드의 Sym3 Y 매그넘은 이러한 결함이 발생할 수 있는 확률을 줄여준다”고 말했다.

옹스트롬 시대의 새로운 패터닝

어플라이드는 ‘프로듀서 XP 파이오니어 CVD(Producer XP Pioneer CVD)’ 패터닝 필름을 공개했다. 파이오니어 필름은 포토레지스트 패턴 공정 전 웨이퍼에 증착되며, 뛰어난 충실도로 웨이퍼에 원하는 패턴을 형성하기 위해 특별히 설계됐다.

파이오니어는 최첨단 공정 노드에 사용되는 식각 화학 물질에 대한 탄성력이 높은 고유의 고밀도 탄소 화학식을 기반으로 해 측벽 패턴 형태 균일도가 뛰어난 더욱 얇은 필름 스택을 가능하게 한다. 주요 메모리 제조사들은 이미 파이오니어를 채택해 D램 패터닝에 이용하고 있다.
 
파이오니어는 어플라이드의 스컬프타 패턴 형성 기술과 함께 최적화되어 패터닝 엔지니어들은 패턴을 최대로 늘리면서 기존 EUV 패턴을 엄격히 제어할 수 있다. 파이오니어는 새로운 Sym3 Y 매그넘 식각 시스템과 함께 최적화되어 로직 및 메모리 공정에 중요한 식각 분야에서 기존 탄소 필름보다 더 높은 선택비와 향상된 제어력을 제공한다.

또한 어플라이드의 업계 선도 전자빔(eBeam) 계측 시스템은 세계 유수의 로직 및 메모리 기업이 가장 중요한 EUV 패터닝 활용 분야를 개발하고 제어하는데 이용된다. 이들의 가장 큰 과제는 각 층마다 수십억 개의 형상을 빈틈없이 정의하고 배치해 칩의 다음 층에 있는 반대 형상과 적절히 정렬시키는 것이다. 작은 배치 오류는 칩 성능과 전력 소비를 저하시키고, 오류가 크면 수율이 떨어지는 결함이 발생한다. 

 

어플라이드는 컨투어(contour)를 이용한 설계 기반 계측 분야 기술 선도 기업 아셀타 나노그래픽스(Aselta Nanographics)를 인수했다. 컨투어를 통해 패터닝 엔지니어는 패터닝 필름과 웨어퍼에서 각 레시피가 만들어내는 형상에 대해 몇 배 더 많은 데이터를 수집할 수 있다. 이 데이터는 다시 리소그래피와 공정 흐름에 제공되어 더욱 정확한 온칩(on-chip) 기능과 배치를 생성한다.

현재 어플라이드의 패터닝 제품 포트폴리오는 CVD(화학기상증착)와 ALD(원자층증착), 4종의 재료 제거(식각, 선택적 제거, 패터닝, CMP), 열 공정, 전자빔 계측 등을 포함한다. 어플라이드는 패터닝 유효 시장(SAM) 규모를 2013년 약 15억 달러에서 2023년 80억 달러 이상, 같은 기간 기회 점유율을 약 10%에서 30% 이상 증가시켰다.