케이던스가 영국 반도체 설계 IP회사인 Arm사의 유니버시티 프로그램(Arm University Program, AUP)과 협력하여 Arm의 “VLSI 기초과정 – 실습 교육키트”에 케이던스의 최신 디지털 임플리멘테이션 소프트웨어를 활용하여 교육키트를 최적화할 수 있도록 지원한다고 밝혔다.

VLSI (very large scale integrated circuit) 교육키트는 Arm사의 유니버시티 프로그램인 AUP에서 작년에 발표한 실습 교육키트로, 20개의 모듈이 포함되어 있고, 강의 슬라이드 및 실습으로 구성되어 10-12주짜리 일반 학부 과정에 적용할 수 있다.



VLSI 교육키트는 케이던스 아카데미 키트(Cadence Academic Kits)에서 내놓은 첫 결과물로, VLSI 키트의 추가적인 업데이트뿐만 아니라 앞으로도 다양한 교육키트 제작으로 교수 및 학생의 학습을 도울 예정이다.

에든버러 대학의 다니엘 치트니스 (Danial Chitnis) 박사는 "VLSI 기초과정은 트랜지스터 이론에서 마이크로프로세서 아키텍처에 이르기까지 다양한 주제를 다루고 있다. 뿐만 아니라, 칩 설계 과정에서 간과하기 쉬운 레이아웃 설계, 제조공정(fabrication) 기술 및 테스트를 포함한 실습 주제도 다루고 있다”고 말했다.

또한, “이런 다양한 실습 주제는 반도체 산업분야에서 일을 시작하려는 학생들에게 꼭 필요한 요소를 제공한다"고 말했다. 또한 "VLSI 과정은 칩 설계의 모든 측면을 가르치고 배울 수 있는 최신의 실습방식으로 선행 CMOS 공정의 트랜지스터 스케일링과 그것이 회로설계에 미치는 영향을 포함해 현재 집적회로 개발에 당면한 과제를 다룬다"고 밝혔다.

VLSI 교육키트로 학생들은 전기장 효과, 채널길이 변조, 문턱 전압 효과 및 누출로 인한 비이상적 트랜지스터의 특성, 잡음, 직류(DC) 응답 및 RC 지연 모델을 포함한 CMOS 회로의 특성 추정 방법을 배울 수 있다.

온칩(on-chip) 와이어의 저항, 정전 용량 추정, 온칩(on-chip) 와이어에서 와이어 지연, 전력소비 및 혼선 최적화 방법, CMOS 래치, 플립-플롭(flip-flop) 작동 및 스틱 다이어그램(stick diagram)을 이용한 플랜 셀(plan cell) 레이아웃, 설정 및 유지 시간과 같은 타이밍 제약에 의해 부과되는 한계, 순차회로의 전파 및 오염 지연 등에 대해서도 학습할 수 있다.