타이밍 애플리케이션에 적합한 PLL 오실레이터 선택 방법

2014-08-08
편집부

PLL 기술은 공급업체마다 크게 다르다. PLL 디자인은 완벽히 최적화되어 있지 않을 경우, 과도한 오실레이터 위상 잡음 및 지터 피킹을 유발한다. 이글은 타이밍 애플리케이션에 적합한 PLL 오실레이터에 대해 설명한다.

주파수 컨트롤 업계에서 위상 잠금 루프(PLL) 기반 오실레이터를 선보인 지도 어느덧 10년이 지났다. PLL 기반 오실레이터는 전통적인 크리스털 오실레이터(XO)로는 불가능했던 여러 가지 사양을 새롭게 갖춘, 당시로써는 혁신적인 기술이었다. PLL 기반 XO는 내부 클록 합성기 IC 기술을 활용하여 넓은 주파수 범위를 지원하도록 프로그래밍할 수 있다. 이 혁신 기술 덕분에 석영을 절단 및 가공하여 특정 주파수에서 공진하는 데 필요

한 소재 처리 단계가 사라졌다. 또한 이를 통해 PLL 기반 XO의 주파수를 프로그래밍하여 고객에게 매우 짧은 리드 타임으로 납품할 수 있었다.
많은 하드웨어 디자이너는 전통적인 오실레이터의 리드 타임이 14주 이상 소요될 수 있어 리드 타임 단축이라는 ‘커다란’ 이점을 얻기 위해 앞다퉈 프로그래밍 오실레이터를 활용하게 됐다. 하지만 아쉽게도 이 과정에서 ‘커다란’ 문제가 발생했다.

기존의 XO에서 PLL 기반 XO로 마이그레이션한 일부 디자인에서 지터 관련 문제가 나타나 통신 링크의 과도한 비트 오류율부터 실행할 수 없는 SoC 및 프로세서에 이르기까지 다양한 애플리케이션 관련 오류가 발생하게 된 것이다. 이 문제로 많은 IC 공급업체는 할 수 없이 PLL 기반 오실레이터를 해당 디바이스와 함께 사용할 수 없도록 지정해야만 했다. 상황이 이처럼 뒤바뀜에 따라 하드웨어 디자이너들은 PLL 기반 오실레이터를 통해 제공되는 주파수의 유연성과 짧은 리드 타임의 이점을 활용하기가 어려워졌다.

어째서 이런 일이 발생한 것일까? 이제는 PLL 기술이 공급업체마다 크게 다르다는 것이 주지의 사실이다. 완벽하게 최적화되지 않은 PLL 디자인은 그림 1의 왼쪽 다이어그램에서처럼 과도한 오실레이터 위상 잡음 및 지터 피킹을 유발한다. 이 특정 PLL 기반 XO의 위상 지터는 12 kHz ~ 20 MHz 대역 범위에서 평균 150 ps RMS로 측정됐다.

이 성능 레벨은 일반적으로 1 ps 미만의 RMS 지터 레퍼런스가 요구되는 고속 PHY의 클러킹에는 적합하지 않다. XO의 주기 지터는 그림 1의 아래의 다이어그램에 나와 있다. 이 두 가지 모드의 주기 지터는 이 XO를 사용하는 SoC에 좋지 않은 영향을 줄 수 있는 PLL 안정성 문제가 있음을 나타낼 수 있다. 지터 피킹이 나타난 프로그래머블 오실레이터의 두 번째 문제 영역은 캐스케이딩되는(Cascaded) PLL이다. 이러한 PLL 기반 오실레이터를 후속 회로에서 PLL이 있는 IC에 연결하면 지터가 증가할 수 있다.

희소식은 일부 PLL, 그리고 특히 일부 PLL 기반 오실레이터는 다르게 만들어진다는 점이다. 적절한 PLL 디자인 기법을 적용한 프로그래머블 오실레이터는 동급 최상의 석영 오실레이터에 견줄 만한 지터 성능을 제공하는 동시에 캐스케이딩되는 PLL의 문제를 해결할 수 있다. 이러한 고성능 PLL 기반 오실레이터는 프로세서/SoC 클러킹에는 물론, 고속 시리얼라이저, PHY 및 FPGA의 클러킹에도 사용할 수 있다.

PLL 기반 XO의 3가지 사용 기준

개발자는 3가지 간단한 기준을 활용하여 PLL 기반 XO를 해당 애플리케이션에 사용할 수 있는지를 평가할 수 있다.

지터 발생: FPGA 및 PHY 클러킹 같은 캐스케이딩되는 PLL 애플리케이션은 XO 레퍼런스 클록 지터가 FPGA/PHY의 내부 PLL 지터와 합쳐진다. 저지터 XO 레퍼런스(예: ＜＜1 ps RMS 위상 지터)로 시작하면 FPGA/PHY의 내부 PLL을 통해 발생하는 것보다 허용할 수 있는 지터의 양이 극대화되어 전체 디자인의 마진이 최대화된다.

지터 피킹: 캐스케이딩 PLL은 1단계 PLL과 2단계 PLL의 루프 대역폭이 같을 때 지터 피킹으로 인해 과도한 지터가 발생할 위험이 있다. 이 위험은 내부 PLL 대역폭이 비교적 낮은 PLL 기반 오실레이터를 사용하여 손쉽게 완화할 수 있다. 그림 2에서처럼 지터 피킹이 1% 미만(＜0.1 dB)으로 유지되도록 PLL을 적절히 댐핑해야 한다.

일반적인 SoC/FPGA 디바이스에 사용되는 2단계 PLL의 대역폭은 일반적으로 1 MHz를 초과하는 수준이다. 지터 피킹이 낮고 내부 대역폭이 훨씬 낮은 PLL 기반 오실레이터를 사용하면 피킹이 다운스트림 PLL의 대역폭과 겹치지 않게 된다. 이러한 아키텍처는 2단계 PLL이 1단계 PLL의 변경 사항을 손쉽게 추적하는 동시에 루프 안정성과 위상 마진을 허용 가능한 수준으로 유지할 수 있다.

위상 잡음: PLL 기반 오실레이터가 특정 애플리케이션에 작동하는지를 어떻게 알 수 있을까? 오실레이터의 주기 지터는 오실로스코프를 사용하여 손쉽게 관찰할 수 있다. 오실레이터의 위상 잡음은 스펙트럼 분석기를 통해 측정할 수 있다. 스펙트럼 분석기를 사용할 수 없는 경우에는 해당 주파수 컨트롤 공급업체에 위상 잠금 측정 결과를 문의하면 된다. 위상 지터는 애플리케이션에 요구되는 관련 지터 통합 대역폭을 사용하여 위상 잡음 플롯에서 직접 계산할 수 있다.

또한 위상 잡음 플롯을 통해 레퍼런스 클록의 스퓨리어스 성능을 확인할 수 있다. 위상 지터에 스퓨리어스가 기여하는 부분은 애플리케이션의 요구 사항을 충족하도록 손쉽게 측정할 수 있다. 위상 잡음 플롯을 통해 내부 PLL의 피킹 효과도 알 수 있다. 과도하게 댐핑된 PLL은 피킹이 낮게 나타난다.

실리콘랩스는 위상 잡음을 지터로 변환하는 사용하기 편리한 온라인 지터 계산기를 제공하고 있다. 반송파 주파수 및 연관된 위상 잡음 프로필을 입력하기만 하면 유틸리티에서 클록의 결과 위상 지터, 주기 지터 및 사이클 간 지터를 계산한다. 이 웹 기반 유틸리티는 실리콘랩스의 웹 사이트(http://www.silabs.com/support/Pages/phase-noise-jitter-calculator.aspx)에서 사용할 수 있다.

결론

오늘날 프로그래머블 오실레이터는 주파수 유연성과 짧고 안정적인 리드 타임이 탁월한 수준으로 조합됐다. 하지만 프로그래머블 오실레이터에서 제공하는 기본적인 PLL 성능은 공급업체마다 크게 다를 수 있다. FPGA 트랜시버 및 이더넷 PHY 클러킹을 포함한 고성능 애플리케이션의 경우 데이터 시트 사양을 비교하여 프로그래머블 오실레이터의 지터 발생 부분을 손쉽게 평가할 수 있다.

오실레이터가 내부 PLL을 통해 ASIC, SoC, FPGA 또는 PHY를 구동하는 애플리케이션의 경우 레퍼런스 오실레이터와 SoC의 조합으로 지터 피킹이 발생하지 않도록 하는 것이 중요하다. 지터 피킹은 일반적으로 오실레이터의 데이터 시트에 지정되어 있지 않다. 간단한 해결 방법은 오실레이터의 위상 잡음을 측정하는 것이다. 이러한 위상 잡음 프로필에서는 내부 PLL에 대한 피킹의 영향을 확인할 수 있으며 클록의 해당하는 지터 성능을 제공하도록 프로필을 손쉽게 변환할 수 있다.