제로 드리프트 연산 증폭기는 샘플링을 이용해서 입력 오프셋 전압을 최소화하기 때문에 사실은 에일리어싱에 취약 할 수 있다. 따라서, 설계자는 에일리어싱에 대해 연산 증폭기를 검사를 해야 한다. 



글/파하나 사더(Farhana Sarder) 애플리케이션 엔지니어, 온세미컨덕터

제로 드리프트(zero-drift) 정밀 연산 증폭기(op amp)는 작은 차동 전압 때문에 출력의 높은 정확성을 요구하는 애플리케이션 용도로 만들어진 특수 연산 증폭기이다. 입력 오프셋 전압이 낮을 뿐만 아니라, CMRR, PSRR, 및 개방 루프 이득이 모두 높고, 온도와 시간에 따른 드리프트는 적은 특징을 갖는다(표1 참조). 이러한 특징 덕분에 제로 드리프트 정밀 연산 증폭기는 특히 차동 신호가 매우 적은 로우 사이드(low-side) 전류 감지 및 센서 인터페이스에 이상적이다.  

 

주요 파라미터	기호	단위	중요도
입력 오프셋 전압	VOS 또는 VIO	µV	오프셋이 낮으면 낮은 차동 전압을 정확히 측정할 수 있다.
입력 오프셋 전압 드리프트	dVOS/dT 또는 ΔVOS/ ΔT	µV/°C	드리프트가 낮으면 온도에 따른 오프셋 전압 변화를 방지할 수 있다.
공통모드제거비	CMRR	dB	CMRR이 높으면 오프셋 전압이 공통 모드 전압의 차이에 덜 민감하다는 의미이다.
개방 루프 전압 이득	AVOL	dB	개방 루프 이득이 높으면 폐쇄 루프 이득 정확성이 개선된다.
전력 공급 제거비	PSRR	dB	PSRR이 높으면 오프셋 전압이 공급 차이에 덜 민감하다는 의미이다.

표 1. 연산 증폭기의 정확도와 정밀도에 영향을 미치는 주요 파라미터

제로 드리프트 연산 증폭기 제조업체들이 때때로 에일리어싱(aliasing) 효과가 없다고 주장하기는 하지만, 실제로는 제로 드리프트 연산 증폭기는 샘플링을 이용해서 입력 오프셋 전압을 최소화하기 때문에 사실은 에일리어싱에 취약 할 수 있다. 따라서, 설계자는 에일리어싱에 대해 연산 증폭기를 검사를 해야 한다. 

에일리어싱 감지를 위해 스펙트럼이나 네트워크 분석기를 사용하는 기존 방법이 불충분한 것으로 밝혀졌기 때문에, 주파수 범위 전반에 입력을 스위핑하고, 연산 증폭기 출력을 오실로스코프에서 관측하는 계측 기법을 이용할 것을 설계자에게 권장한다. 이 글에서는 이런 검사 방법을 상이한 여러 개의 연산 증폭기에 적용해서 다양한 제로 드리프트 연산 증폭기 실행으로 만들어진 에일리어싱의 차이를 관찰하고자 한다. 온세미컨덕터(On Semiconductor)와 경쟁사의 오토 제로 및 초퍼(chooper) 안정화 타입의 기기를 검사했다. 

먼저, 입력 오프셋 전압이 연산 증폭기에 미치는 영향과 제로 드리프트, 초퍼 안정화 타입의 연산 증폭기가 일반 용도 연산 증폭기와 어떤 성능상의 차이가 있는지 설명하는 것으로 시작하고자 한다. 다음 섹션에서는 초퍼 안정화 연산 증폭기 작동과 이런 증폭기에서 발생하는 샘플링으로 입력 신호가 연산 증폭기의 오프셋 보정 주파수에 가까워지거나 초과하게 되면 어떻게 에일리어싱이 발생하는지 설명하겠다. 제로 드리프트 연산 증폭기의 실행이 초퍼 안정화 아키텍처로만 가능한 것은 아니다. 초퍼 안정화 아키텍처를 오토 제로라고 하는 또 다른 제로 드리프트 아키텍처와 비교할 것이다.   

다양한 연산 증폭기의 에일리어싱 측정을 다루고 나서, 나이퀴스트(Nyquist) 샘플링 이론으로 에일리어싱 없는 작동의 허용 입력 주파수 범위를 어떻게 결정하는 지와 이를 파악한 후 에일리어싱 방지를 위한 간단한 저역통과필터(LPF) 적용 방법을 설명하도록 하겠다. 이 글의 후반부에서는 연산 증폭기의 입력 오프셋 전압과 과도 응답, 개시(startup) 시간, 레일 투 레일 작동(rail-to-rail operation), 저주파수 잡음, 제로 드리프트 연산 증폭기의 입력 전력 등과 같은 다른 파라미터와의 관계를 밝히겠다. 마지막으로, 스파이스(Spice) 모델로는 에일리어싱 같은 제로 드리프트 효과를 설명할 수 없다는 것을 다룰 것이다.   

입력 오프셋 전압이 왜 그렇게 중요한가?
오프셋 전압은 신뢰할 수 있게 캡처 할 수 있는 최소 신호를 제한하는 파라미터 중 하나로 동적 범위의 낮은 레벨을 정의한다.

입력 오프셋 전압은 모든 연산 증폭기의 주요 파라미터이다. 데이터시트에서 입력 오프셋 전압은 일반적으로 V_OS 나 V_IO로 표시된다. 입력 오프셋 전압은 IN+와 IN- 단자의 내재적 차동 전압을 의미하며, 입력 쌍이 얼마나 잘 매칭되는지 측정하는 기준이다. 이상적인 연산 증폭기의 경우, 폐쇄 루프 시스템에서 V_IN+ = V_IN- 가 된다. 하지만, 실제 세계에서는 입력 오프셋 전압 때문에 V_IN- 이 V_IN+ 와 같을 수 없다.  

입력 쌍 매칭을 개선하기 위해 실행할 수 있는 실리콘 레벨의 설계 기법이 있기는 하지만, 제조 공정이 입력 오프셋 전압을 야기하는 주요 기여 요인이다. 반도체 재료의 결함으로 인해 입력 핀 간의 내부 전압 차이가 발생한다. 제조 공정에서 발생하는 다양한 유형의 결함으로 상이한 온도 계수가 생기게 된다.  

이러한 부품 간(part to part)의 차이로 특정 부품의 드리프트(온도에 따른 입력 오프셋 전압 드리프트)가 데이터시트의 일반 값보다 높거나 낮아 질 수 있다. 게다가, 드리프트 계수는 온도에 따라 양수 일수도 음수 일 수도 있다. 이런 이유로 애플리케이션에서 간단히 입력 오프셋 전압을 보정해서 제거하기가 어렵다. 어떤 경우에는, 일반 선형 연산 증폭기에서 오프셋 또는 드리프트를 줄이게 되면 전력 소비에 불이익이 발생하게 된다. 

입력 오프셋 전압은 이득으로 곱하고, 출력 전압에 추가되어서 사실상 그림1에 제시된 것처럼 출력에 오차 인자를 추가하게 된다. 이 파라미터는 작은 차동 전압을 측정할 때 매우 중요해진다. 차동 전압이 작아지면, 입력 오프셋으로 인한 오차는 늘어나게 된다.   


그림1. 차동 증폭기 구성에서 연산 증폭기로 전류 감지. 잡음 이득으로 입력 오프셋 전압이 증폭되어 출력에서 오프셋 오차를 만들어 내기 때문에 낮은 오프셋 전압이 매우 중요하다.

위 그림1에 제시된 차동 증폭기 회로에서 출력 전압은 신호 이득항과 잡음 이득 항의 합이다.  



내부 연산 증폭기 파라미터로 입력 오프셋 전압은 신호 이득이 아니라 잡음 이득으로 곱한다. 그 결과 출력 오프셋 오차가 발생하게 되는 것이다.  

정밀 증폭기는 입력 오프셋 전압을 줄이기 위해 여러가지 방법을 활용해서 가능한 이 오프셋을 최소화하고자 한다. 제로 드리프트 중폭기의 경우, 이 점은 특히 저주파수와 dc 신호에 적용된다. 표 2는 일반적으로 사용하는 일반 용도 연산 증폭기의 최대 입력 오프셋과 초퍼 안정화 제로 드리프트 증폭기의 최대 입력 오프셋을 비교한 것이다.  
 

부품 번호	설명	25°C에서 최대 VOS
LM321	레거시 일반 용도 연산 증폭기	7000 µV
NCS20071	일반 용도 연산 증폭기	3500 µV
NCS21911	초퍼 안정화 제로 드리프트 연산 증폭기	25 µV
NCS333A	초퍼 안정화 제로 드리프트 연산 증폭기	10 µV

표 2. 일반 용도 연산 증폭기와 초퍼 안정화 제로 드리프트 연산 증폭기의 최대 오프셋 전압 비교

제로 드리프트 연산 증폭기는 어떻게 구성되는가?
정밀 연산 증폭기는 ‘제로 드리프트’ 오프셋 전압을 달성할 수 있어서, 여러 방법을 통해 온도가 변화고 시간이 지나도 입력 오프셋 전압을 낮게 유지한다. 증폭기가 이를 달성할 수 있는 방법 중 하나가 입력 오프셋 전압을 정기적으로 측정하고 출력에서 오프셋을 수정하는 설계 기법을 이용하는 것이다. 이런 유형의 아키텍처를 초퍼 안정화라고 한다.  

모든 엔지니어링 솔루션과 마찬가지로, 제로 드리프트 연산 증폭기에도 역시 한계가 있다. 분명하지 않은 한계 중 하나는 초퍼 안정화 증폭기의 내부 회로에 클로킹된(clocked) 시스템이 포함되어 있다는 사실에서 기인한다. 그림 2는 온세미컨덕터의 NCS333 및 NCS21911에 사용된 초퍼 안정화 아키텍처의 단순 구성도를 보여준다.

일부는 이런 유형의 초핑이 실시간 시스템이라고 주장할 수도 있으나, 실례를 보면 에일리어싱이나 헤테로다이닝(heterodyning)과 같은 대표적인 샘플링 시스템 문제에 취약하다. 초퍼 안정화 연산 증폭기의 주요 아티팩트(artifact)는 신호가 초퍼의 클럭 주파수에 가까워질 때 발생한다. 이 글에서 에일리어싱이라는 용어를 사용하고는 있지만, 여기서 에일리어싱이라고 하면 아마 헤테로다이닝으로 부르는 것이 보다 적합한 것을 모두 포함하는 의미이다. 


 그림 2. 초퍼 안정화 연산 증폭기의 단순 구성도

그림 2에서, 저 신호 경로는 초퍼가 입력 오프셋 전압을 샘플하는 곳이고, 그 다음에 출력에서 오프셋을 보정하기 위해 사용된다. 이 보정 주파수는 증폭기의 전체 대역폭 안에 있다. 이런 유형의 아키텍처는 샘플링 방법을 사용하기 때문에 최적 성능은 입력 신호 주파수가 관련 나이퀴스트 주파수보다 낮을 때 발생한다.  

이것은 최상의 성능을 내기 위해서는 입력 신호 주파수가 폐쇄 루프 대역폭 안에 있어야만 할 뿐만 아니라, 오프셋 보정 주파수의 반 안에 들어와야 한다는 뜻이다. 그렇게 되면, 초퍼는 나이퀴스트율 이상으로 샘플링 주파수를 유지할 수 있어 에일리어싱 발생 가능성을 제거할 수 있다. 신호 주파수가 나이퀴스트 주파수를 너머가게, 에일리어싱이 출력에서 발생할 수 있다. 이점은 샘플링 시스템으로 인한 모든 초퍼 및 초퍼 안정화 아키텍처의 내재적인 한계점이다. 

 

초퍼 안정화 아키텍처에는 그림2의 구성도에서 상부 신호 경로로 표시된 피드 포워드(feed-forward) 경로가 있어 득을 본다. 피드 포워드 경로는 고속 신호 경로로 이득 대역폭을 샘플링 주파수 이상으로 확대한다. 그렇게 되면 입력 신호의 고주파 성분을 유지하는데 도움이 될 뿐만 아니라 저주파수에서 루프 이득도 개선된다. 연산 증폭기의 개방 루프 이득이 -20dB/decade 줄어드는 것을 생각해 보길 바란다. 단일 이득(unity-gain) 대역폭이 늘어나면, 플롯도 이득이 높은 쪽으로 변하게 된다. 

그림 3은 예를 보여준다. 연산 증폭기가 폐쇄 루프 시스템에 들어가면, 시스템의 개방 루프 이득이 늘어나 시스템의 폐쇄 루프 정확도가 개선된다. 이 점은 신호가 저주파수이고, 차동 전압이 상대적으로 적은 로우 사이드(low-side) 전류 감지 및 센서 인터페이스 애플리케이션에서 특히 유용하다.
  그림 3. 2개의 초퍼 안정화 증폭기의 주파수에 따른 개방 루프 이득. 고대역폭의 NCS21911은 단일 이득 주파수 증가가 어떻게 전체 개방 루프 이득도 늘려주는지 보여준다. 개방 루프 이득이 늘어나면, dc에서 조차도 폐쇄 루프 시스템의 정확성이 개선된다.

그럼에도 불구하고, 모든 제로 드리프트 증폭기가 같은 방식으로 구축되는 것은 아니다. 아키텍처의 실행이 다르면 그에 따라 결과가 달라질 수 있다. 샘플링에 따른 한계가 있다하더라도, 온세미컨덕터의 NCS333 및 NCS21911 시리즈 연산 증폭기는 에일리어싱을 최소화하며, 다른 제조업체의 경쟁 부품 대비 에일리어싱 효과에 덜 취약하다. 이런 특징을 갖는 이유는 초퍼 주파수에 맞춘 2개의 케스케이드된(cascaded), 대칭형, RC 노치 필더와 에일리어싱 효과를 줄이기 위해 5차 고조파를 사용하는 온 세미컨덕터의 특허 받은 방식 때문이다.  

또 다른 제로 드리프트 아키텍처는 ‘오토 제로’라고 한다. 그림 4에 제시된 오토 제로 아키텍처의 구성도는 초퍼 안정화 아키텍처와 유사하지만, 실행이 다르다. 오토 제로 아키텍처에는 주 증폭기와 무효 증폭기가 있다. 이 방법도 클로킹된(clocked) 시스템을 사용한다.  

1상에서, 스위치드 커패시터(switched capacitor)에는 무효 증폭기 출력의 이전 상에서 나온 오프셋 오차가 있다. 2상에서 무효 증폭기 출력의 오프셋을 이용해서 주 증폭기의 오프셋을 보정한다.  오토 제로와 초퍼 안정화 증폭기의 아키텍처상의 차이로 잡음 성능과 에일리어싱 민감성에서 차이가 발생하는데 이는 후반부에서 설명하도록 하겠다. 


그림. 4. 오토 제로 연산 증폭기의 단순 구성도


(下)편 에서 계속...