오늘날 멀티프로세서 FPGA/SoC 디자인에 필요로 하는 다중의 비상관 클록을 제공하는 것이 디자이너들에게 까다로운 과제이다. 출력 주파수와 형식(formats)을 개별적으로 프로그램 할 수 있는 사용자 프로그래머블 클록 IC를 사용하는 것이 그 해결책이 될 수 있다.

오늘날 임베디드 제품은 몇 년 전과 비교하면 훨씬 더 복잡하고 정교해졌다. 이러한 디자인은 첨단 FPGA에 더해서 별도의 그래픽 프로세서(GPU), 비디오 포트, USB, 와이파이, 고속 유선 이더넷 등의 다중 커넥티비티 포트, 산업용 ModBus와 Fieldbus까지 포함할 수 있다. 이들 각각의 프로세서 또는 서브시스템이 서로 상관적이지 않은 각자 고유의 클록 주파수 및 형식을 사용해야 함으로써 각기 클록 신호를 필요로 할 수 있다. 요구되는 정밀도 사양을 충족하면서 이러한 다양한 클록을 발생시키고 해당 부하들로 제공하기 위한 시스템을 설계하는 것이 그렇지 않아도 많은 과제에 직면해 있는 제품 엔지니어들에게 또 다른 과제가 되고 있다.

이러한 클록들을 제공하기 위한 가장 간단하면서도 확실한 방법은 PCB 상의 필요한 부하 각각으로 각기 클록 발생기 IC를 사용하거나, 아니면 마스터 클록으로 구동되는 클록 트리를 사용하는 것이다(그림 1).

이 방법을 사용함으로써 적어도 이론적으로는 다중 클록 문제를 해결할 수 있다. 각기 요구를 충족하는 맞춤화된 클록 신호를 사용해서 각기 부하의 요구를 충족할 수 있기 때문이다. 또한 각기 클록 소스가 부하 가까이에 자리잡고 있기 때문에 클록들 간이나 클록과 신호 사이에 누화를 줄일 수 있고, 그럼으로써 클록 지터와 왜곡 문제를 최소화할 수 있다.
하지만 각 부하에 각각 클록 IC를 사용하는 이러한 솔루션은 다음과 같은 단점을 가지고 있다.

1. ?다중의 각각 별도의 클록 발생기 IC를 사용해야 함으로써 즉각적으로 BOM 비용을 높일 뿐만 아니라, 이러한 각기 다른 IC를 조달하고 재고를 관리해야 하는 문제를 수반한다.
2. ?상당한 PCB 면적을 차지함으로써 오늘날 대부분 디자인에 불리하다.
3. ?분산 클록 트리가 아니고 각기 개별적인 단일 출력 클록 발생기를 사용하면 이들 각각이 각자 크리스털(수정 진동자)을 필요로 함으로써 비용과 보드 면적을 증가시킨다.
4. ?“클록 트리”를 사용해서 최종적 클록들을 발생시키면 비용과 풋프린트를 늘리고 클록 지터와 오차를 발생시킬 수 있다.
5. ?다중의 IC를 사용하면 전반적인 전력 소모를 증가시킨다.
6. ?다중의 클록 발생기 IC를 사용하면 업체들이 여러 제품 라인에 걸쳐서 시스템 디자인을 재사용하는 것을 어렵게 한다. 매번 새로운 디자인마다 필요로 하는 레이아웃과 클록 소자가 달라질 것이기 때문이다.

어떤 디자인에서 어떤 점이 가장 우선적으로 중요시 되어야 할 것이냐는 디자인마다 다를 것이다. 필요로 하는 각각의 클록에 각자 클록 발생기와 크리스털을 사용하는 방법은 멀티프로세서 시스템에서 예기치 않은 여러 가지 문제를 초래할 수 있다.

더 나은 솔루션

다행히 멀티프로세서 디자인에서 각기 클록 발생기 IC를 사용할 때의 문제점을 극복할 수 있는 솔루션이 있다. 다중 출력 프로그래머블 클록 발생기는 단일 크리스털을 사용해서 독립된 다중 출력을 제공할 수 있으므로 2개, 4개, 혹은 그 이상의 출력을 대체할 수 있다. 이러한 IC 제품들은 다양한 유형의 애플리케이션에 사용할 수 있도록 다양한 출력 옵션, 구성, 주파수 범위를 지원한다.

다중 출력 클록 발생기 IC를 고를 때는 다양한 클록 부하의 필요에 부합하는지를 따져봐야 한다. 많은 경우에 같은 디자인 내에서도 다양한 부하들이 주파수가 다른 것은 물론이고 전압, 형식, 상승/하강 시간, 지터 사양까지 다를 수 있다. 같은 디자인 내에서라도 하이엔드 FPGA나 SoC에 사용하기 위한 클록은 저속 통신 링크에 사용하기 위한 것보다 요구조건이 훨씬 더 엄격할 것이다. 하지만 디자이너는 이러한 다양한 요구를 모두 충족하는 하나의 클록 발생기 IC를 원할 것이다.

최신 세대의 프로그래머블 클록 발생기를 사용함으로써 바로 이러한 까다로운 요구를 충족할 수 있다. 예를 들어 자일링스(Xilinx) 사의 Virtex-6 및 Virtex-7 FPGA는 데이터 레이트가 480 Mbps~6.6 Gbps 및 2.488 Gbps~11.18 Gbps에 이르는 트랜시버, 원시 데이터 레이트가 레인당 최대 5.0 Gbps에 이르는 PCI Express Base, 10/100/1000Mbps 링크를 지원하는 이더넷 MAC 블록을 포함한다(그림 2).

바로 이러한 FPGA를 기반으로 회로를 구축하는 디자이너들이 사용할 수 있도록 IDT는 VersaClockⓡ 6 시리즈 프로그래머블 클록 발생기 제품군을 출시했다(그림 3).

VersaClock 6 클록 발생기 제품은 2개에서 8개까지 구성가능 출력을 제공하며(LVDS나 LVPECL 선택 가능), 제품에 따라서 2개, 3개, 4개 OTP(one-time programmable) 구성을 사용할 수 있다. 또한 모든 클록 발생기 제품이 분수 출력 분할기 아키텍처를 사용해서 유연성을 극대화하며 1 MHz부터 350 MHz까지 어떤 주파수나 발생시킬 수 있다. 그렇지만 무엇보다도 중요한 특징은 500 fsec(0.5 psec) 훨씬 아래의 RMS 위상 지터 사양을 보장한다는 것이다(그림 4).

애플리케이션 예

SMPTE 424 표준을 지원해야 하는 디자인이 프로그래머블 다중 출력 디바이스를 사용할 때의 이점을 보여주는 좋은 예가 될 것이다. 이 표준은 3G-SDI라고도 하는 것으로서, 비트 오류율(BER) 요건을 충족하기 위해서 고성능 3 Gbps SerDes(serializer/deserializer) 기능에 대해서 매우 엄격한 아이 지터 사양을 요구한다. SMPTE(Society of Motion Picture & Television Engineering)는 국제적인 표준화 기구로서, 디지털 TV 전송에 관련된 고속 직렬 물리 인터페이스인 SDI(Serial Data Interface)가 이 기구에서 관리하고 있는 표준이다.

타이밍 지터 사양: 최대 2.0 UI, 피크-대-피크, 10 Hz~100 kHz
정렬 지터 사양: 최대 0.3 UI, 피크-대-피크, 100 kHz~297 MHz, 0.2 UI 권장

(UI(unit interval)는 2개의 인접한 신호 사이에 전환이 일어나는 시간 간격으로서 클록 주파수의 역이다.)

여기에 더해서 일을 더 복잡하게 만드는 것은, 많은 브로드캐스트 비디오 디자인이 NTSC와 PAL HDTV 표준 둘 다를 지원해야 함으로써 148.5 MHz와 148.5/(1.001) MHz 레퍼런스 클록을 동시적으로 필요로 한다는 것이다. 또한 브로드캐스트 비디오 제품들이 VoIP(Video-Over-IP)를 지원하는 것이 대세적인 경향이므로 10GE PHY(10기가비트 이더넷 물리층)를 지원하기 위해서 추가적으로 156.25 MHz 레퍼런스 클록을 필요로 한다.

이러한 SMPTE 호환 디자인에 많이 채택되고 있는 FPGA가 고성능 GTX/GTH/GTP 트랜시버를 통합한 Xilinxⓡ 7 시리즈 FPGA이다. SMPTE 424의 아이 지터 요건을 충족하기 위해서 자일링스는 SerDes 기능에 사용되는 레퍼런스 클록에 대해서 매우 엄격한 dBc/Hz 위상 잡음 사양을 지정하고 있다. Xilinx 7 시리즈 GTX/GTH/GTP 트랜시버를 사용해서 10 Gbps SerDes를 구현하고자 한다면 dBc/Hz 위상 잡음 요건은 더욱 더 엄격해질 것이다. 이와 같은 비-정수 상관 클록 주파수(148.5 MHz, 148.351648 MHz, 156.25 MHz)에다 각기 클록에 대한 매우 엄격한 위상 잡음 요건까지 더해지면 통합적인 클록 솔루션을 설계하는 작업이 만만치 않게 까다로워질 것이다.

하지만 다행히도 단일 디바이스로 이러한 모든 고성능 클록을 합성할 수 있는 제품이 등장했다. 바로 IDT의 Universal Frequency Translator™(UFT™) 하이엔드 PLL 제품군이다. 이들 제품을 고성능 합성기로 사용할 수 있으며 입력 레퍼런스로 단순한 기본형 병렬 공진 크리스털만 있으면 된다. UFT 제품군은 PLL당 하나 혹은 2개의 핀 선택가능 구성을 지원할 수 있으며, 이러한 구성을 내부적 OTP(one-time programmable) 비휘발성 메모리로 사전에 로드해서 파워업 시에 곧바로 자동으로 동작하도록 하거나, 또는 I2C 직렬 인터페이스를 사용해서 원하는 주파수 변환 구성을 설정할 수도 있다.

SMPTE 424 디자인에는 고성능 4출력 합성기로서 IDT의 8T49N241을 사용할 수 있다(그림 5). 그럼으로써 확실하게 보드 면적을 절약하고 디자인 복잡성을 줄일 수 있다. 이 제품군의 클록 디바이스 제품들은 이와 같은 까다로운 애플리케이션으로 Xilinx 7 시리즈의 레퍼런스 클록 요건을 충족하는 성능을 제공한다.

그림 6은 IDT UFT 클록 디바이스를 사용해서 발생시킨 156.25 MHz 출력 클록의 정격 위상 잡음 플롯을 보여준다. 이 위상 잡음 플롯이 자일링스의 액션 노트 AR# 44549에서 규정하고 있는 위상 잡음 마스크보다 한참 낮다는 것을 알 수 있다.

다중 출력을 제공하는 단일 클록 발생기 IC를 사용함으로써 각기 별도의 클록 IC를 사용함으로 인한 많은 문제들을 해결하거나 훨씬 더 단순하게 할 수 있다. 뿐만 아니라 클록 IC를 프로그램 할 수 있으므로 동일한 소자나 레이아웃을 다중의 제품 라인에 걸쳐서 재사용하거나 제품 업그레이드를 할 수 있다.
단일 클록 IC를 사용할 때는 디자이너가 한 가지 유의해야 할 점이 있다.

IC의 물리적 배치와 PCB 상에서 다양한 출력과 해당 부하의 배선에 대해서 모델링하고 시뮬레이트해야 한다는 것이다. 이렇게 함으로써 클록 신호 무결성을 유지하고 누화, 잡음, 지터를 되도록 최소화할 수 있다. 다행히 고속 신호와 레이아웃에 사용할 수 있도록 시뮬레이션 툴들이 나와 있으며 전반적인 디자인 성능을 향상시키는 데에도 유용하게 사용할 수 있을 것이다.

툴 지원과 사용 편의성

클록 발생기 같은 사용자 프로그래머블 구성가능 IC를 손쉽게 프로그램하거나 구성할 수 없다면 사용자들은 좌절하게 할 것이다. IDT는 Timing Commander™ 소프트웨어 플랫폼을 제공하므로 사용자들이 직관적이며 유연한 그래픽 사용자 인터페이스(GUI)를 사용해서 디자인을 편리하게 구성하고 프로그램 할 수 있다.

그림 7에 제시한 화면에서는 이 점을 잘 보여준다. 여기서는 GUI 상에서 SMPTE 424 애플리케이션에서 고성능 4출력 합성기로서 8T49N241을 구성하는 것을 보여준다. 8T49N241은 분수 피드백 PLL과 혼합적인 정수 및 분수 출력 분할기를 결합함으로써 0 ppb(parts per billion)의 첨가 합성 오차로 이들 모든 출력 주파수를 생성할 수 있으며 10GE 및 SMPTE 424 클록의 위상 잡음 성능 측정이 Xilinx 7 시리즈의 요건을 충족한다.

또한 필요하다면, in-system I2C 프로그래밍 모드를 사용해서 파워업 시에 다중 출력 디바이스를 프로그램하고 OTP(one-time programmable) 메모리 구성을 겹쳐 쓰기 할 수 있으므로 디바이스를 재구성할 수 있다. 또 끝으로는, 선택한 제품에 따라서 사용자가 추가적으로 각기 출력 쌍에 대해서 개별적인 확산 스펙트럼 기능을 프로그램할 수 있으므로 시스템 레벨 EMI/RFI를 감쇠시키고 관련된 문제를 줄일 수 있다.

사용자 프로그램 가능성이 멀티프로세서 시스템 디자이너들에게 많은 이점을 제공하며 각기 개별적인 클록 발생기를 사용할 때의 많은 문제를 해결한다. 그러면서도 성능을 떨어트리거나 희생시키지 않는다. 프로그램 가능성에 의해서 단일 디바이스를 사용해서 다양한 부하의 다양한 형식과 요구를 충족할 수 있다. 그러므로 “어느 부하에 어느 클록을 사용할 것인가?” 하는 문제를 해결한다. 주파수는 물론이고 그 외 여러 가지 사양을 맞춤화할 수 있으므로 비용, 성능, 전력 효율 모두가 뛰어난 디자인을 설계할 수 있다.