고속 데이터 컨버터와 FPGA 같은 빠른 디지털 신호 처리 부품을 제대로 사용하면 효과적인 EW 솔루션 구현이 가능하다. 아나로그디바이스의 고속 ADC와 알테라의 FPGA, 채널화 IP를 사용해 구현된 레퍼런스 설계는 EW 시스템에 효과적인 솔루션을 제공한다.

현대의 전자전(Electronic warfare, EW) 시스템 설계자는 효과적인 솔루션을 개발하고자 할 때 주파수 스펙트럼의 혼잡도가 증가하고 감시 기법이 더욱 복잡해지는 등의 다양한 어려움에 직면하게 된다. 또한 설계자는 맞춤식 하드웨어와 펌웨어가 주어진 크기, 무게, 전력 제한 내에서 성능 요구 수준을 달성하면서도 개발 시간을 단축해야 한다는 압박을 받는다.

다행히 고속 데이터 컨버터와 FPGA(field programmable gate array) 같은 빠른 디지털 신호 처리(digital signal processing, DSP) 부품을 제대로 사용하면 효과적인 EW 솔루션 구현이 가능하다. 이를 입증하는 예로 아나로그디바이스(www.analog.com)의 고속 ADC와 알테라(www.altera.com)의 FPGA, 채널화 IP(channelization IP)를 사용해 구현된 레퍼런스 설계는 EW 시스템에 효과적인 솔루션을 제공할 수 있다. 이 솔루션은 EW 및 디지털 RF 메모리(Digital RF Memory, DRFM) 시스템의 시장 출시 시간을 단축시켜 줄 수 있다.

EW 시스템은 레이더 추적 시스템 등 전자 위협을 식별하고 대응하는 시스템으로 보통 전자 지원(electronic support, ES), 전자 공격(electronic attack, EA), 전자 보호(electronic protect, EP)의 세 가지 시스템으로 분류될 수 있다. ES 시스템은 신호 파라미터를 가로채거나 측정해서 신호원을 파악하고 위협을 분석한다. EA 시스템은 재밍 신호(jamming signals)를 생성해 타깃 레이더로부터 나온 펄스 신호를 무력화시킨다.

레이더 시스템은 또한 DRFM을 사용해 ‘교란’시킬 수도 있다. DRFM은 틀린 레이더 복귀 신호(false radar return signal)를 생성해 레이더를 속일 수 있는 통합 회로 또는 서브시스템을 말한다. EP 시스템은 주로 들어오는 신호를 처리하고 저장해 신호 데이터베이스를 구축하는데 집중한다.

전통적으로 이러한 시스템은 아날로그 전자 플랫폼 상에서 개발됐지만, 더 새로운 시스템은 최신 프로그래머블 로직 소자(Programmable Logic Devices, PLDs)에서 사용 가능한 신호 처리 성능을 활용할 수 있도록 디지털 회로에 의존하는 경우가 더 많아졌다.

이러한 시스템에서 알려지지 않은 타깃으로부터 발생하는 위협을 감지하려면 넓은 주파수 대역에서 작동해서 위협 신호를 식별하고 대책을 실행할 수 있는 수신기가 필요하다. EW 시스템은 DC~20 GHz(typ) 사이에서 작동한다. 광대역 요건 외에도 실제적인 EW 시스템은 높은 동적 범위, 뛰어난 감도(sensitivity), 정확한 펄스 특성을 제공해야 한다. 최신 시스템의 경우, 훨씬 높은 감지 감도(detective sensitivity) 수준에서 해당 대역폭(bandwidths of interest)을 더욱 빠르게 검사해야 한다는 요구가 늘어나고 있다.

EW 시스템으로 들어오는 신호의 발생원이 여러 개라면, 그리고 발생원을 하나하나 식별해야 한다면 상황은 더욱 복잡해진다. 적의 의도적인 간섭 외에도 스펙트럼 혼잡(spectral congestion)의 증가로 인해 위협 신호를 효과적으로 감지하는 일이 더욱 어려워지기 때문이다.

크기, 무게 및 사용 전력(SWaP)을 줄인 EW 시스템에 대한 수요는 신형 시스템의 개발 주기를 더욱 늘리고 개발 자체도 어렵게 만든다. 그러나 프로그래머블 빌딩 블록이 연결된 차세대 솔루션 규격 제품(off-the-shelf solutions)은 이러한 난제를 해결할 수 있는 EW 시스템을 제공하고 있다. 어떤 EW 시스템에서도 중대한 역할을 하는 두 가지가 바로 ADC와 실시간 채널화 IP이다.

많은 경우, 아날로그 영역에서 디지털 영역으로의 변환은 ES, EA 및 EP 시스템의 제한 요소이다. 시스템 설계자는 순간 감시 대역폭(instantaneous surveillance bandwidth)을 늘리려는 요구와 EW 시스템의 감도를 줄일 수 있는 대역 내 고출력 신호의 영향을 최소화하는 요건 사이에서 최적의 균형을 달성하면서도, 비용 및 시스템 크기를 최소화해야 하는 이율배반적 상황에 직면하게 된다.

ADC의 성능이 뛰어나더라도 무선 프런트엔드가 신호 품질을 보존할 수 있어야 하며, 이로 인해 높은 성능과 낮은 비용을 끊임없이 추구하게 된다.

그림 1은 간단한 EW 시스템을 보여준다. 이 시스템의 주요 특징이 바로 RF 수신기로, 이 수신기는 주파수의 다운컨버전(downconversion) 및 조사(interrogation)가 필요한 해당 주파수 대역의 선택에 사용된다. 여기에서 ADC는 신호를 아날로그 영역에서 디지털 형태로 변환하는 데 사용되며, FPGA(typ.)와 같은 DSP 엔진은 해당 신호 용량을 감지 및 결정하고 분석해 관리하도록 구성된다. 또한 DRFM과 EA 시스템에는 고속 DAC를 갖춘 대응 송신 신호 체인(corresponding transmission signal chain)이 포함된다.

전통적으로 EW 수신기의 순간 대역폭을 증가시키려면 여러 대의 중복 수신기나 인터리브 시스템 아키텍처(interleaved system architecture) 중 하나가 필요했다. 각각의 중복 수신기는 수신기 별 데이터 출력과 각 채널의 관측 가능한 스펙트럼을 재결합하는 디지털 신호 처리를 통해 요구되는 대역폭의 일부를 디지털화한다.

반면, 인터리브 시스템 아키텍처는 여러 데이터 컨버터 사이의 위상, 오프셋 및 이득의 차이를 최소화하기 위해 보정과 함께 사용되곤 한다. 두 가지 접근방식 모두 일반적으로 구현 비용이 높으며, 최적의 성능을 위해 DSP를 맞춤 조정하는 경우도 있다.

아나로그디바이스의 AD9625 모델과 같은 최신의 고속 샘플링 ADC는 대표적인 차세대 EW 시스템 솔루션이다. AD9625 모델은 초당 2.5G 샘플, 12비트의 ADC로 고대역 AC 성능을 위해 설계됐다.1 1 GHz 입력 대역에서 각각 57 dB의 광대역 SNR(signal-to-noise ratio)와 80 dB의 SFDR(spurious-free dynamic range)를 제공한다.

AD9625 ADC는 3 GHz 이상의 대역에서 작은 신호 대역폭을 처리할 수 있어서 시스템 설계자는 중간 주파수(IF)의 위치에 대해 상당히 유연하게 대처할 수 있다. 이 데이터 컨버터는 JESD204B 표준을 포함한 병렬, 직렬 인터페이스를 모두 지원하는 아나로그디바이스의 여러 신호 처리 장치 중 하나이다.2

신속한 프로토타이핑과 시스템 개발을 수월하게 하기 위해 AD9625 ADC는 VITA 42/FPGA 메자닌 커넥터(FMC) 카드 플랫폼으로 사용할 수 있다(그림 2). 이 플랫폼은 수신기 설계에서 ADC에 앞서 신호 조정을 최적화하는 방법을 보여주는 레퍼런스 디자인을 제공한다. 
새로운 채널라이저 모델

이러한 시스템에서 공통으로 사용하는 부품 한 가지가 디지털 채널화 수신기, 즉 채널라이저(channelizer)이다(그림 3). 채널라이저는 넓은 입력 대역폭을 더 작은 대역으로 나누어 해당 신호를 잡음 및 간섭 신호와 분리한다. 대부분의 디지털 채널화 수신기는 필터 뱅크(filter bank)와 고속 퓨리에 변환(FFT) 처리로 이루어진다.

신형 EW 수신기 시스템을 개발하면서 마주치는 난관 중 하나는 일반적으로 어떤 신형 EW 설계나 업그레이드라도 보다 복잡한 채널라이저를 필요로 한다는 것이다. 채널라이저의 개발을 가속화하고 내부 연구 및 개발(internal research and development, IRAD) 비용을 줄이기 위해 알테라는 슈퍼-샘플-레이트(super-sample-rate) FFT IP 및 유한 임펄스 응답(finite-impulse-response, FIR) 필터 IP 코어를 개발했으며, 이 덕분에 초당 수 기가 샘플의 데이터 컨버터 입력을 처리할 수 있게 됐다.

예시 테스트 셋업을 사용하면 ADC 인터페이스와 채널라이저의 기능을 EW 수신기(typ)에서 시험해볼 수 있다(그림 4). 이러한 셋업에서 신호 생성기(signal generator)는 AD9625 ADC에 대한 입력으로 사인파 톤(sinusoidal tone)을 발생시킨다. 이 ADC의 디지털 출력은 업계 표준인 FMC 인터페이스를 사용하는 알테라 Arria-V 시스템 온칩(SoC) 개발 키트에 연결된다.

JESD204B 인터페이스에서 수신된 샘플은 채널라이저 IP로 공급된다. 채널라이저 IP는 16개의 입력선(input wire)을 사용하여 16개의 샘플의 동시 수신이 가능하다. FFT 포인트의 수에 따라 전체 FFT 프레임은 여러 개의 타임 슬롯으로 나뉜다.

채널라이저 IP는 알테라의 모델 기반 설계 플로 툴(model-based design flow tool)인 DSP 빌더 어드밴스드(DSP Builder Advanced, DSPBA) 소프트웨어를 사용하여 개발됐다.3 DSPBA를 사용하면 신호 처리 엔지니어가 MATLAB/Simulink 시뮬레이션 환경에서 알고리즘을 설계, 평가, 검증할 수 있다. 일단 알고리즘이 최적화되면 소프트웨어로 EW 수신기용 알테라 FPGA에 사용될 수 있는 코드를 생성할 수 있다.

채널라이저의 출력은 온-칩 메모리에 저장되어 알테라 SIL(system in the loop) 툴을 통해 검증된다. SIL 툴은 온-칩 레지스터를 작동(trigger)시켜서 데이터 시각화(data visualization)를 위한 로깅(logging)을 시작하는데 MATLAB API를 사용한다. 일단 작동(trigger)을 시작하면 FFT 처리의 1회 반복과 그에 따른 데이터가 온-칩 SRAM에 저장된다. MATLAB API는 SRAM부터 MATLAB 호스트에 이르는 알테라 아발론 메모리 맵을 통해 데이터를 추출한다.

IP 통합은 알테라의 Qsys 통합 툴을 사용하여 이루어진다.4 Qsys 프로젝트는 채널라이저 IP와 JESD204B IP를 통합하기 위해 시작됐다. 채널라이저 통합 외에도 해당 프로젝트에는 ADC에 SPI 구성 인터페이스를 지원하기 위한 제어 기능을 포함한다. 채널라이저의 경우 크기가 서로 다른 FFT로 교체하기 쉬워 향후 업그레이드 경로와 설계 재사용이 가능하다.