FinFET 시대에는 IP를 인식하는 SoC 전원 노이즈 및 신뢰성 분석 워크플로가 필요하다.

SoC(System-on-Chip) 설계의 가장 큰 이점 중 하나는 모듈식으로 회사 내부에서 개발하거나 외부에서 구매한 이미 검증된 IP(지적자산) 구성요소를 기반으로 구축된다는 것이다. 이 접근방식에서는 SoC 엔지니어가 새로운 설계를 빠르게 작성하고 시장 출시 기간을 단축할 수 있다. 하지만 개별 구성요소를 설계하는 엔지니어가 SoC를 설계하는 엔지니어가 아닌 경우가 많기 때문에 전체 칩 검증 과정에서 어려움이 발생한다. IP 설계자와 SoC 설계자가 최종 사인오프(sign off) 조건과 관련하여 갖는 예상은 서로 다를 수 있다. 기대하는 바의 차이가 크다면 최종제품의 성능, 기능 및 출시 날짜에 영향을 미치는 설계 문제가 발생할 수 있다.

IP 엔지니어는 각 구성요소가 이상적인 상황에 가까운 조건에서 작동한다고 가정하고 설계를 검증하는 경우가 많다.
SoC는 많은 부분이 추상화된 상태로 검증되고 사인오프되며, 대부분의 경우 IP가 블랙박스의 형태로 나타난다. 하지만 고속이며 노이즈에 민감한 구성요소가 점점 더 많이 서로 인접하여 배치되거나 코어 옆에 배치되면서 이전에는 고려할 필요가 없었던 디지털 로직 오류 조건이 나타나고 있다.



또한 이러한 IP 구성요소가 하나 이상의 전원 및 접지 공급 도메인을 공유하는 경우 문제가 더욱 악화된다. 예를 들어 고속 DDR 인터페이스 뱅크가 메모리 뱅크 옆에 배치된 경우 DDR 스위칭 동작이 공유 접지 네트워크에서 메모리 작동에 악영향을 줄 수 있는 충분한 노이즈를 생성할 수 있다.

설계가 3D 트랜지스터나 FinFET 같은 더 소형화된 실리콘 기술로 이동함에 따라, IP 설계자와 SoC 설계자의 설계 목표가 서로 다르면 전원 노이즈와 신뢰성에 악영향을 미치게 된다. 공급전압이 1 V 이상의 수준에서 700 mV 미만의 범위로 낮아지는 경우, 5%에서 10% 사이였던 전압 요동이 최대 순간 전류 상승, 전류 밀도 증가 및 공급 전압 수준 감소가 결합되어 약 15%에서 20%까지 증가한다. 즉 이전 기술과 비교할 때 FinFET 기반 설계에서 전원 노이즈의 영향이 훨씬 커진다.

전체 칩 환경에서 IP 구성요소가 계속 설계된 대로 작동하게 하려면 전원 및 접지 네트워크에서 이러한 전압 요동을 정밀하게 예측해야 한다. 여유를 갖게 설계한 후 문제 영역을 격리하여 해결하는 전통적인 방식은 온칩 리소스가 부족하며 여러 전압 구역(voltage island)이 존재하여 노이즈 커플링이 증가하는 상황에는 맞지 않는다. IP 구성요소의 전원 노이즈 여유를 설계하고 검증하려면 2단계 접근방식이 필요하다.

레이아웃 기반 설계 분석

첫 번째 단계에서는 설계 과정에서 전원 분배 네트워크와 신호 상호연결이 가능한 강건성을 유지하도록 IP 자체를 광범위하게 시뮬레이션해야 한다. 이 단계가 성공하려면 종류별로 약간의 차이는 있겠지만 모든 종류의 구성요소에 이 단계의 방법론을 적용할 수 있어야 한다. 또한 이 접근방식은 정적 및 동적 전원 노이즈 모델링, 기판 가드 링 설계검증, 전원 및 신호 라인, 일렉트로마이그레이션(EM) 사인오프, 정전 방전 무결성 검증 등과 같은 많은 다양한 분석과 요구사항을 단일 환경에서 지원해야 한다.

이러한 설계의 맞춤형 특성으로 인해, 시뮬레이션 환경은 레이아웃 기반이어야 한다. 분석하기 어려운 일반적인 SPICE 기반 시뮬레이션 접근방식과 달리, 설계 도중에 빠르게 수정하고 반복할 수 있도록 결과를 레이아웃 위에 배치할 수 있어야 한다.

레이아웃 기반 접근방식에서는 정적 및 동적 시뮬레이션을 통해 설계 취약점을 빠르게 확인할 수 있다. 설계 과정의 초기 단계에 접속 및 정적 IR 시뮬레이션을 수행하여 전체 SoC의 그리드(Grid) 문제를 식별하고 수정해야 한다.

설계가 완료되어감에 따라 동적 전압강하 분석을 사용하여 동시 스위칭 시에 장애가 발생할 수 있는 설계의 특정 구역을 격리할 수도 있다.
IP 설계자가 설계 변경 시간과 필요한 시뮬레이션 효율에 영향을 미치지 않고 SoC 같은 스위칭 노이즈 커플링, 전원-접지 그리드 임피던스 및 패키지 기생 성분의 영향을 설계 과정에 쉽게 포함시킬 수 있으려면 시뮬레이션 환경에 SoC에 대한 인식하고 있는 기능이 있어야 한다. ANSYS 기반 프레임워크는 이러한 SoC 인식성 IP 분석과 사인오프 방법론을 지원한다.

임베디드 규칙을 포함한 정밀한 모델

두 번째 단계에는 IP 구성요소의 물리적/전기적 특성을 표현할 뿐만 아니라 임베디드 규칙을 포함하는 정밀하고 대표적이며 간소화된 모델을 생성하는 작업이 포함된다. 이러한 모델을 SoC 분석에 삽입하면 IP가 견고한 전원-접지연결을 확보하고 설계의 다른 부품에 미치는 영향을 모델링할 수 있다. 임베디드 규칙은 SoC 수준에서 IP 연결이 설계자의 기대를 충족하는지 여부를 점검할 수 있는 직관적인 메커니즘을 제공한다.

설계자가 FinFET 기반의 14 nm 기술로 이동할 때 전원 노이즈와 신뢰성이 주요 관심사항이 된다. 특히 IP 구성요소는 많은 부품과 설계 단계가 관련되어 장애 가능성이 높기 때문에 전원노이즈와 신뢰성이 중요하다. ANSYS Totem 및 ANSYS RedHawk를 사용하는 모델 생성 및 모델 활용 프레임워크는 통합된 강력한 검증 방법론을 마련하면 IP 설계자와 SoC 설계자가 모두 다가올 난제들을 해결할 수 있다.