메모리 리던던시는 다이 수율을 향상시켜 제조비용을 줄이기 위한 디자인 기법이다. 결함률이 높으면 리던던시가 추가로 필요하고, 결함률이 낮으면 리던던시가 필요하지 않을 수 있다. CAA 및 정확한 파운드리 결함 통계를 사용하여 메모리 리던던시를 분석하는 작업은 달성 가능한 수율 개선 효과를 수량화하고 최적의 구성을 결정하는 데 필수적이다.

글 | 사이먼 파브르(Simon Favre), 기술 마케팅 엔지니어, 멘토 그래픽스

이상적인 경우라면 제조 결함을 야기하는 설계 민감도를 줄이려는 목표는 팹리스(Fabless), 팹라이트(Fab-Lite) 또는 IDM에 관계없이 설계 유관 부서의 주도 하에 진행되어야 한다. 설계가 후단부로 갈수록 제조상의 문제를 해결하기 위해서는 재설계가 불가피한 경우가 비일비재하다. DFM 문제를 초기에 해결하면 설계가 진행되는 동안 제조 수율 관련 문제들을 피할 수 있다.
DFM(Design-for-Manufacturing) 기능 중 하나는 레이아웃이 랜덤 입자에 의한 결함에 어느 정도 취약한 지 평가하는 것이다. 랜덤 입자 결함의 발생 가능성은 레이아웃 모양의 스페이스에 대한 함수다. 그래서 간격이 빽빽해질수록 랜덤 결함이 늘어나게 된다. 메모리는 상대적으로 고밀도 구조이기 때문에 본질적으로 랜덤 결함에 더 민감하고, 따라서 메모리가 SoC 칩 내에 탑재될 때 디바이스의 전체 수율에 영향을 미칠 수 있다.
연속해서 개발되는 공정에서는 CAA를 얼마나 신경 써야 하는지를 이해하는 것이 더욱 중요해진다. 메모리의 용량은 점점 더 커지게 되고 더 작아지는 메모리용 공간이 할당되면서 새로운 결함 유형을 유발한다. 이전 공정에서 잘 예측되었던 것이 28나노 공정에서는 최적의 결과를 보장하지 않는다. 예를 들어, 로우 리던던시(row redundancy)는 액세스 시간이 길어지는 이유로 과거에는 회피 대상이었으나, 28나노 공정에서는 수율 향상을 위해서 필수요소가 될 수 있다. 이러한 요인은 모두 신중한 분석을 보다 가치 있는 디자인 최적화 수단으로 만드는 역할을 한다.

CAA 관련 배경 정보
결함 민감 영역은 주어진 크기의 입자로 인해 기능 고장이 발생하는 레이아웃 영역이다. 결함 민감 영역은 시뮬레이션 중인 입자 크기의 범위와 레이아웃에 따라 달라진다. CAA는 레이아웃 형상의 크기 및 공간과 팹에서 측정한 입자 크기 및 밀도 분포를 토대로 예상 평균 오류 수(ANF) 및 수율 값을 계산한다(그림 1). 기존 쇼트 및 오픈 계산 외에도 현재의 CAA 실무에서는 분석 시 비아 및 접점 오류를 포함한다. 실제로 분석 후 결과를 살펴보면 비아/접점 오류가 주된 오류 메커니즘인 경우가 많다. 팹에서 제공한 결함 데이터에 따라 그 밖의 오류 메커니즘도 분석에 포함될 수 있다.
결함(입자) 크기가 증가하면 결함 민감 영역도 늘어난다. 한계에 이르면 커질 대로 커진 결함 크기를 위해 칩의 전체 영역이 중요하게 작용한다. 실제로 대부분 팹에서는 테스트 칩 또는 계측 장비를 통해 검출 및 측정할 수 있는 결함 크기 범위에 따라 시뮬레이션할 수 있는 결함 크기 범위를 제한한다.

결함 밀도
반도체 팹에서는 다양한 방식을 통해 결함 밀도 데이터를 수집한다. 결함 밀도 데이터를 CAA에 사용하려면 먼저 분석 툴과 호환되는 형태로 변환해야 한다. 가장 흔히 사용하는 형식은 (1)에 나와 있는 1차 멱승식이다. 이 수식에서 k는 밀도 데이터에서 파생된 상수이고 x는 결함 크기이며 지수 q는 하강 전력이다. 팹에서는 CAA를 지원하기 위해 이러한 형태의 수식에 대해 각 레이어의 오픈 및 쇼트 결함 데이터를 곡선(Curve-fit)으로 맞춘다. 원칙적으로는 CAA가 적용되는 모든 레이어 및 결함 유형에 대한 결함 밀도 데이터를 사용할 수 있어야 한다. 하지만 실제로 공정 단계, 레이어 두께 및 디자인 규칙이 동일한 레이어는 보통 같은 결함 밀도 값을 사용한다.

 

결함 밀도 데이터는 나열된 특정 결함 크기별로 밀도 값이 나타난 표 형식으로도 제공될 수 있다. 팹에서 관련 데이터를 보유한 결함 크기 범위를 벗어나 결함 밀도가 0이라고 단순히 가정해 보자.

ANF 및 수율 계산
디자인에 대한 ANF를 확인하려면, 캘리버(Calibre) 같은 CAA를 지원하는 툴을 사용하여 결함 크기 범위 전체에서 레이어별로 결함 민감 영역 CA(χ)를 추출한다. 이렇게 하려면, 실제 레이아웃을 측정하고 주어진 크기의 입자로 인해 오류가 발생할 수 있는 영역을 모두 확인해야 한다. 그런 다음 CA(χ) 및 결함 밀도 데이터 D(χ)를 사용해 (2)에 따라 예상된 평균 결함 수(ANF)를 계산한다. 이 계산은 수치 적분법을 사용하는 툴을 통해 수행된다. dmin 및 dmax 한도는 해당 레이어에 대해 사용할 수 있는 결함 데이터에 따른 최소 및 최대 결함 크기에 해당한다.

ANF가 계산되면, 보통 하나 이상의 수율 모델을 적용하여 디자인의 결함 제한 수율(DLY)을 예측하는 것이 바람직하다. 물론, DLY로는 파라미터 수율 문제를 설명할 수 없으므로 실제 다이 수율과의 상관관계를 분석할 때 주의를 기울여야 한다. 가장 단순하고 널리 사용되는 수율 모델 중 하나는 포아송(Poisson) 모델(3)이다.

컷 레이어(접점 및 바이어스)에 대한 ANF 및 수율 계산은 대개 다른 레이어에 비해 더 단순하다. 대부분의 파운드리에서는 디자인의 모든 단일 비아에 대한 오류 확률을 정의하고 비아 어레이에 오류가 발생하지 않는다고 가정한다. 이 단순한 가정에서는 입자가 너무 크면 여러 가지 오류가 발생하지만 팹에 필요한 데이터의 양이 줄어들 뿐 아니라, ANF 계산도 단순해진다는 점을 간과하고 있다. 필요한 것은 주어진 레이어에 대한 모든 단일 커트의 합뿐이며 ANF는 개수와 오류율을 곱하여 간단히 계산된다.

메모리 리던던시
소개 부분에서 언급한 것처럼 임베디드 메모리는 랜덤 결함으로 인해 SoC에 상당한 수율 손실을 일으킬 수 있다. SoC 디자인에 다른 유형의 메모리를 사용할 수 있더라도 이 문서의 디자인에서는 임베디드 SRAM이 사용된다고 가정한다. 일반적으로 SRAM IP 공급업체는 리던던시(Redundancy)를 디자이너가 선택할 수 있는 옵션으로 제공한다. 가장 일반적인 형태의 리던던시는 리던던트 행(Redundant rows) 및 열(columns)이다. 리던던트 행은 주소 디코딩에 영향을 받지 않으므로 비트 라인 및 IO 포트의 멀티플렉싱만 적용하기가 더 쉬운 경향이 있다.



오류 모드
CAA로 SBRC 오류를 분석하려면, 메모리 오류 모드와 연관된 레이어 및 결함 유형을 정의하는 것이 중요하다. 일반적인 6-T 또는 8-T SRAM 비트 셀의 레이아웃을 살펴보면, 몇 가지 간단한 연관관계를 설정할 수 있다. 예를 들어, 비트 셀에 대한 단어 라인과 비트 라인의 연결을 살펴보면 행 라인의 폴리 접점과 폴리를 행 오류와 연결하고 열 라인의 확산 접점과 확산을 열 오류와 연결할 수 있다. 폴리 접점 및 확산 접점은 모두 금속1(Metal1)에 연결되므로 금속1 레이어는 행 오류와 열 오류 간에 공유해야 한다. 메모리 디자인에 있는 대부분의 레이어는 여러 위치에서 사용되므로 이 레이어의 모든 결함으로 인해 복구 리소스와 연관된 오류가 발생하는 것은 아니다. 또한 전력과 접지 간 쇼트 같은 복구할 수 없는 심각한 결함도 있다. 이 문서에서는 이를 무시하고 복구할 수 있는 SBRC 결함에 중점을 두기로 한다.

복구 리소스
임베디드 SRAM 디자인에는 일반적으로 오류가 발생한 구조를 멀티플렉싱하여 리던던트 구조(Redundant Structure)로 바꿀 수 있도록 하는 퓨즈 구조 또는 BISR(Built-In Self Repair)이 사용된다. 복구 적용 방식과 관계없이 디자인에 리던던트 구조가 있으면 영역이 추가되어 디자인 제조비용이 바로 상승한다. 또한 추가 테스트 시간으로 인해 비용이 증가하며 디자이너에게는 이런 비용을 산출하기 위한 적절한 기초 자료가 없을 수도 있다. CAA로 메모리 리던던시를 분석하는 작업은 DLY를 극대화하고 다이 영역 및 테스트 시간에 대한 영향을 최소화하는 데 목표를 두고 있다.

복구 리소스 사양
CAA 툴로 메모리 리던던시를 정확히 분석하려면 레이어 및 결함 유형별 오류 모드 분석뿐 아니라, 각 메모리 블록에서 사용할 수 있는 복구 리소스 및 연결된 복구 리소스를 알아야 한다. 이러한 사항은 캘리버에서 일련의 CAA 규칙으로 지정할 수 있다. 또한 각 메모리 블록에 대한 전체 및 리던던트 행과 열 개수도 필요하다. 복구할 수 있는 메모리 영역만 확인하려면, 각 메모리 블록에 사용된 비트 셀 이름을 지정할 수도 있고, 레이아웃 데이터베이스의 마커 레이어를 사용하여 툴을 통해 메모리의 코어 영역을 확인할 수도 있다.
아래에는 “sramConfig”라는 메모리 리던던시 사양의 예가 나와 있다. 처음 두 개 라인에는 특정 메모리 블록 집합에 대한 리던던트 리소스(Redundant Resource)가 있는 CAA 규칙(예: 발생할 수 있는 결함 유형)이 나열돼 있다. 첫 라인에서는 열 규칙 다음에 행 규칙이 온다. 이는 메모리 블록의 구조 및 유형에 따라 달라지지만 리던던시 리소스 및 행/열 개수와는 관계가 없다. 마지막 두 개 라인에는 특정 SRAM 블록 디자인이 기술되어 있으며 블록 이름, 규칙 구성 이름, 열 합계, 리던던트 열, 행 합계, 리던던트 행, 더미 열, 더미 행, 그리고 마지막으로 비트 셀 이름이 차례로 지정되어 있다. 이 예에서는 두 블록 사양이 모두 같은 규칙 구성(sramConfig)을 참조한다. 이러한 파라미터가 제공된 상황에서 캘리버는 팹에서 제공한 결함 밀도 데이터를 사용해 복구되지 않은 수율을 계산한다(리스트1 참조).

리던던시를 포함한 수율 계산
CAA 툴에서 리던던시 없이 ANF를 제공하여 초기 분석을 수행한 후에는 리던던시를 포함한 수율을 계산할 수 있다. 캘리버에서 사용되는 계산방법은 (4)에 따라 널리 알려진 원칙인 베르누이 시행(Bernoulli Trials)을 토대로 이루어진다.

이 수식에서 NF는 올바르게 작동하는 넌 리던던트(Non-Redundant) 메모리 유닛의 수이고, NR은 리던던트 메모리 유닛의 수이며, p는 ANF에서 파생된 성공 확률(수율)이고, q는 실패 확률(1-p)이다. 조건 C(NF, (NF-k))는 표준 수학 함수인 이항 계수이다.
CAA 툴에 각기 다른 메모리 리던던시 사양이 포함된 계산에 대한 후처리 기능이 있는 경우, 최적의 리던던시 수치를 육안으로 확인하기 쉽도록 출력을 수치화하여 그래프로 표시할 수 있다. 이렇게 함으로써 일부 유닛 합계에서 필요한 양호한 유닛 수를 보장할 수 있게 된다.

실제 예제
메모리 리던던시가 어느 정도나 효율적인지 확인하기 위해 가설을 토대로 한 예를 살펴보기로 하자. 중요한 메모리는 32Kx128비트로 구성된 4Mbit SRAM이다. 여기서의 목표는 합계(NT)에서 최소 128개의 양호한 유닛(NA)을 구현하는 것이다. 이 예에서의 값은 다음과 같다.

 

예를 들어, 하나의 결함 유형을 고려하는 유닛 수율이 0.999인 것으로 분석을 통해 확인되면 전체 코어의 복구되지 않은 수율은 0.999를 128제곱한 0.8798이다. 모든 결함 유형에 대한 분석이 수행되면 예상 수율은 최대 0.35이다.
유닛 결함을 복구하기 위해 리던던시를 추가하는 경우 복구된 전체 수율도 0.999가 된다. 메모리 디자이너는 복구율이라는 메트릭을 사용해서 메모리 리던던시 효과를 표현한다.

97 이상의 값은 양호한 것으로 간주된다. 이 경우 복구율은 (.99-.35)/(1-.35) = .985이다.
이제 캘리버를 사용하여 최적의 리던던시 구성을 확인하는 예제를 검토해 보기로 하자. 먼저 툴에 사용할 구성 파일을 설정해야 한다. 이 예에 사용되는 4Mbit SRAM의 경우, 구성 항목은 리스트 2와 같다.
비트 셀 이름(ram6t)은 분석에서 고려해야 하고 복구할 수 있는 메모리 유닛을 설명하는 계층적 레이아웃 요소 이름을 툴에 알려 주어 전체 메모리 코어의 결함 민감 영역을 계산할 수 있게 해준다(ram6t의 전체 인스턴스화).
캘리버에서는 이 구성 정보를 사용해 다양한 리던던시 구성뿐 아니라, 리던던시 없는 메모리에 대한 ANF도 계산한다. 그림 1에서는 열 5-8의 서로 다른 리던던시 구성(리던던시 없음, 0행 및 1열 리던던시, 0행 및 2열 등)에 대한 ANF 값이 나와 있는 표 형태의 결과를 확인할 수 있다. 이 표의 행에서는 전체 디자인, 메모리 및 특정 유형의 결함에 대한 결과를 보여준다. 이 경우 강조 표시된 행에서는 1024x32 메모리 코어의 ANF가 리던던트 행 하나를 추가하면 많이 향상되지만(5열과 비교하여 6열에서는 실패 비율이 절반으로 떨어짐), 두 번째 리던던트 행을 추가하면 거의 향상되지 않음을 알 수 있다(7열).
그림 2에서는 디자인 합계, 모든 분석 레이어 합계, 메모리, 블록, 그리고 레이어/그룹별로 다시 나열된 복구율 측면에서 본 다양한 리던던시 기법의 효과를 보여준다.
그림 3에서는 각 리던던시 구성 및 결함 유형에 대한 ANF를 나타내는 CAA 툴로 생성된 플롯을 보여준다. 이를 통해 리던던트 행과 리던던트 열을 하나씩 조합하면 ANF가 크게 개선되지만, 여기에 리소스를 더 추가하는 것은 그 영향이 미미하다는 것을 확실히 알 수 있게 되었다. 이러한 결과를 통해 예상 ANF는 고려 중인 메모리의 실제 레이아웃 및 제조에 사용된 팹과 공정의 특정 결함 밀도를 토대로 한다는 것을 알 수 있다. 이렇게 되면 디자이너는 임베디드 메모리의 예상 수율에 특정 리던던시 구성이 미치는 영향을 확인할 수 있게 된다.

결론
메모리 리던던시는 다이 수율을 향상시켜 제조비용을 줄이기 위한 디자인 기법이다. 리던던시를 적용하지 않는 경우, 다이 수율 개선을 위한 대체 방법에는 디자인의 크기를 줄이거나 결함률을 낮추는 방식 등이 포함될 수 있다. 효과가 없는 위치에 리던던시가 적용되면 다이 영역 및 테스트 시간이 소모되어 제조비용이 실제로 증가한다. 이러한 두 극단적인 경우 간에는 매우 광범위한 지침에 따라 리던던시를 적용할 수도 있고 그렇지 않을 수도 있다. 결함률이 높으면 리던던시가 추가로 필요하고, 결함률이 낮으면 리던던시가 필요하지 않을 수 있다. CAA 및 정확한 파운드리 결함 통계를 사용하여 메모리 리던던시를 분석하는 작업은 달성 가능한 수율 개선 효과를 수량화하고 최적의 구성을 결정하는 데 필수적이다. ES