멘토, 반도체 품질·비용·복잡성·수율 문제 해결
실리콘 테스트 기술의 발전은 반도체 산업 성장의 핵심 요소
  • 2013-11-07
  • 윤범진 기자, master@elec4.co.kr

실리콘의 생산 단가는 지속적으로 감소하는 반면, 고집적 회로를 테스트하기 위한 비용은 오히려 증가하고 있다. 업계에서는 이를 해결하기 위해 테스트 용이화 설계(design for testability, DFT)를 적극적으로 활용하고 있다. 2012년 현재, DFT 세계 시장 점유율 54%를 차지하고 있는 멘토 그래픽스의 우텅 청(Wu-Tung Cheng) 첨단 시험연구소장으로부터 멘토의 성공요인과 도전과제를 직접 들어본다.


멘토의 세계 시장 점유율이 2000년에 27%였던 것이 2012년 54%로 증가한 데는 세 가지 중요한 계기가 있었다. 첫 번째는 2001년에 혁명적인 제품이라 할 수 있는 임베디드 테스트 압축(embedded test compression) 기술을 소개한 것이다. 두 번째는 2009년에 소개한 진단 기반의 수율 분석(diagnosis-driven yield analysis) 제품이 크게 기여했다. 세 번째는 같은 해인 2009년에 SoC(System-on-Chip) 설계를 테스트하기 위한 BIST(Built-In-Self-Test) 기술 공급업체 로직비전(Logic Vision, LV)을 인수했다.
이를 통해 멘토는 업계 선도적인 자동 테스트 패턴 생성(Automated Test Pattern Generation, ATPG) 및 임베디드 테스트 패턴 압축 기술, 로직비전의 BIST 제품을 통합함으로써 실리콘 테스트 분야에 있어서 날로 증가하고 있는 복잡성을 해결할 수 있는 포괄적이고 통합적인 테스트 솔루션을 제공할 수 있게 됐다.
멘토는 세 가지의 중요한 테스트 도전과제에 주목하고 있다. 첫 번째가 품질 개선이다. 테스트를 하는 목적은 바로 품질 개선에 있다고 해도 과언이 아니다. 멘토의 셀 인식(Cell-Aware) 테스트를 통해서 품질을 개선할 수 있다. 주요 개선사항 중 하나라고 할 수 있다. 두 번째는 테스트 비용을 최소화하는 것이다. 멘토는 압축 분야의 시장 리더이자 테스트 분야의 리더이다. 세 번째는 수율을 빠르게 분석하는 것이다.
또 한 가지 주목하고 있는 것은 3D 패키지이다. 3D 패키지 분야에서도 품질, 비용, 수율 분석을 목적으로 활동을 하고 있다.

셀 인식 테스트
셀 인식 테스트는 품질 개선을 위해 새롭게 추가된 역량으로 실리콘 분야에서는 이미 검증된 테스트라고 할 수 있다. 셀 인식 테스트와 관련해서 많이 사용되는 용어가 DPM(defective parts-per-million)이다. 이 용어는 백만 개당 감지할 수 있는 결함수를 의미한다.
셀 인식 테스트는 표준 셀 내의 브리지 고장이나 오픈 고장을 다룰 수 있다. 현재 일반적으로 사용되고 있는 stuck-at 고장 모델 등은 기본적으로 표준 셀의 입출력 고장을 상정한 것으로 게이트 레벨이다. 반면, 셀 인식 기능을 사용한 고장 모델은 트랜지스터 레벨이며 stuck-at 고장 모델에서는 찾을 수 없는 결함을 발견할 수 있다. 따라서 제로 DPM에 도전할 수 있다.
예를 들어 온세미컨덕터(On Semiconductor)는 350 nm 기술에 셀 인식 테스트 솔루션을 도입해 88 DPM을 기록했다. 마이크로프로세서 업체인 AMD는 32 nm 기술에서 880 DPM을 달성했다. 이밖에도 여러 고객사의 32 nm 기술에서 3천만 개의 제품을 테스트했다.

높은 테스트 품질, 낮은 테스트 비용
보다 작은 회로 선폭 및 새로운 공정 소재로 옮겨감에 따라 실리콘 제조에서 발생하는 물리적 결함의 범위가 근본적으로 바뀌고 있다.
멘토는 2001년에 처음으로 테스트 압축(test compression) 기술을 발표했다. 발표 당시 압축률은 10배였으나 지금은 100배로 향상되었다. 현재 압축률이 100배임에도, 고객 중에는 충분치 않다는 요청이 있기 때문에 압축률을 1000배까지 높일 계획이다.
멘토 Tessent TestKompress는 양산 테스트 비용을 최소화하면서 최고 품질의 결정적 스캔 테스트를 제공한다. 이 솔루션은 온칩 압축 기술로 스캔 패턴이 생성되므로 테스트 데이터의 양이 비약적으로 감소되고 자동 테스트 장비(ATE)에서 테스트 시간도 단축된다.
멘토 Tessent LogicBIST는 IC의 디지털 로직 부문을 테스트하기 위한 BIST 솔루션이다. 특히 나노미터 SoC 설계를 테스트하는 비용의 절감 및 타임투마켓 단축, 최대의 테스트 품질을 실현하기 위한 독특한 기능이 포함돼 있다. Tessent LogicBIST는 완전한 계층형 솔루션으로, 코어 간의 완전한 테스트 이식성 및 제품 라이프사이클 전체를 통한 완벽한 테스트 재사용성이 보장된다.
TestKompress와 LogicBIST는 유사한 하드웨어를 사용하고 있는데, 올해 두 장점을 합쳐 하나로 통합할 수 있었다. 압축과 로직 BIST를 하나의 하드웨어를 통해서 지원할 수 있게 된 것이다.

ISO 26262 요구사항 충족
멘토는 자동차 기능 안전성 표준인 ISO 26262 요건을 충족할 수 있도록 LogicBIST를 제공한다. 자동차에서는 기능 안전성을 보장하기 위해서 ISO 26262 표준을 만족할 것을 요구하고 있다. 그 가운데 BIST가 내장되어 있어야 한다는 요구사항이 있다. 멘토의 Hybrid TestKompress/LogicBIST 기술은 테스트 회로의 면적을 크게 줄이면서 낮은 DPM을 실현하는 고압축 스캔 테스트와 BIST를 포함하는 완전한 솔루션을 제공하므로, 자동차 제어 등 대단히 높은 신뢰성이 요구되는 애플리케이션에 최적이다.

3D IC 테스트를 위한 요구사항 충족
3D 패키지에 대해서는 더 많은 요구사항이 있기 때문에, 멘토는 더 많은 역량을 추가하고 있다. 이와 관련해 멘토는 테센트(Tessent) 제품군에 새로운 기능과 플로를 추가해 완벽한 3D 테스트 솔루션을 제공하고 있다. 멘토의 Tessent짋 MemoryBIST 제품은 로직 위에 내장 메모리를 테스트 할 수 있으며, Tessent TestKompress짋 & LogicBIST는 KGD(Known-Good-Die)와 in-situ 로직을 테스트한다. 또한 패키지 수준에서 인터커넥트 및 TSV(Through-Silicon Via) 테스트를 수행할 수 있도록 지원하며, Tessent JTAG(IEEE 1149) 및 IJTAG(IEEE 1687)는 테스트 컨트롤 액세스를 제공한다. 이러한 역량으로 인해 TSMC의 인터포저/3D DFT Reference Flow에 포함될 수 있었다.

진단 기반의 수율 분석
전통적인 플로는 테스트 이후에 다이가 잘 나오게 되면 선정이 되지만, 다이의 품질이 좋지 않으면 그냥 버릴 수밖에 없었다. 그러나 최근에는 불량 다이를 그냥 버리고 끝나는 것이 아니라 관련 데이터를 분석함으로써 결함 위치를 찾아내는 단계에 이르렀다. 파운드리에서도 불량 위치를 감지할 필요가 있다는 의견이 제기되고 있는데, 이러한 대량의 데이터 분석을 통해서 수율을 분석할 수 있다.
시스템적인(systematic) 결함의 경우, 분석한 바로는 프로세스와 관련이 있다기보다는 레이아웃이나 설계와 더 깊은 관련이 있다는 것을 알게 되었다. 그래서 DFM(design-for-manufacturing) 룰과 연계해서 생각해야 한다는 의견이 많았다. 멘토는 진단을 통해서 수율을 분석하고 있는데, 결합된 Calibre DFM과 패턴 매칭을 통해서 누락된 DFM 룰이 있는지와 결함의 밀도를 분석할 수 있다. 이것은 수율 개선을 위해 상당히 중요한 부분이다.
Tessent YieldInsight는 Tessent Diagnosis에 의한 고장 진단 데이터를 통계적으로 분석하여 고장 분석 이전 단계에서 시스템적인 수율 제약 요인을 파악하고 문제를 분리한다. 따라서 물리적인 고장 개소의 특정에 소요되는 비용을 줄일 수 있고, 지금까지 몇 주일 걸리던 제품 수율 저하의 원인 특정이 수 일로 단축된다. 시스템적인 결함의 존재가 밝혀진 다이는 자동으로 식별되기 때문에 실제 분석 시 다이 선별도 용이하게 행할 수 있다. 그 결과 기존 방법에 비해 단기간에 수율 향상을 달성할 수 있다.  ES

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