삼성전자, 3차원 적층 패키지 테스트 ′EUV 후공정에서도 경쟁력 확보′

  • 2020-08-14
  • 신윤오 기자, yoshin@elec4.co.kr

삼성전자가 업계 최초로 7나노 EUV 시스템반도체에 3차원 적층 패키지 기술인 ‘X-Cube(eXtended-Cube)’를 적용한 테스트 칩 생산에 성공했다.

이로써 삼성전자는 최첨단 EUV 초미세 전공정뿐 아니라 후공정에서도 첨단 기술 경쟁력을 확보하게 됐으며 이는 ‘반도체 비전 2030’을 달성하는 데 큰 역할을 할 것으로 기대된다.


‘X-Cube’는 전공정을 마친 웨이퍼 상태의 복수의 칩을 위로 얇게 적층해 하나의 반도체로 만드는 기술이다.

시스템반도체는 일반적으로 CPU·GPU·NPU 등의 역할을 하는 로직 부분과 캐시메모리(Cache memory) 역할을 하는 SRAM 부분을 하나의 칩에 평면으로 나란히 배치해 설계한다.

캐시메모리는 자주 하는 작업이나 동작을 저장해두는 임시기억공간으로 주기억장치인 DRAM을 통하지 않고서 빠른 작업을 가능하게 한다.

‘X-cube’ 기술은 로직과 SRAM(Static Random Access Memory)을 단독으로 설계·생산해 위로 적층하기 때문에 전체 칩 면적을 줄이면서 고용량 메모리 솔루션을 장착할 수 있어 고객의 설계 자유도를 높일 수 있다. 또한 실리콘관통전극(TSV) 기술을 통해 시스템반도체의 데이터 처리 속도를 획기적으로 향상 시킬 수 있고 전력 효율도 높일 수 있다.

TSV(Through Silicon Via)는 와이어를 이용해 칩을 연결하는 대신 칩에 미세한 구멍을 뚫어 상단 칩과 하단 칩을 전극으로 연결하는 패키징 기술로 속도와 소비전력을 크게 개선할 수 있다. 이 외에도 위아래 칩의 데이터 통신 채널을 고객 설계에 따라 자유자재로 확장할 수 있고 신호 전송 경로 또한 최소화할 수 있어 데이터 처리 속도 극대화할 수 있다는 장점이 있다.

이 기술은 슈퍼컴퓨터·인공지능·5G 등 고성능 시스템반도체를 요구하는 분야는 물론 스마트폰과 웨어러블 기기의 경쟁력을 높일 수 있는 핵심 기술로 활용될 것으로 예상된다.

글로벌 팹리스 고객은 삼성전자가 제공하는 ‘X-Cube’ 설계방법론(Design Methodology)과 설계툴(Design Flow)을 활용해 EUV 기술 기반 5, 7나노 공정 칩 개발을 바로 시작할 수 있다. 특히 이미 검증된 바 있는 삼성전자의 양산 인프라를 이용할 수 있기 때문에 개발 오류를 빠르게 확인하며 칩 개발 기간을 줄일 수 있다.

삼성전자 파운드리사업부 마켓전략팀 강문수 전무는 “EUV 장비가 적용된 첨단 공정에서도 TSV 기술을 안정적으로 구현해냈다”며 “삼성전자는 반도체 성능 한계 극복을 위한 기술을 지속 혁신해 나가겠다”고 말했다.

한편 삼성전자는 8월 16일부터 18일까지 온라인으로 진행되는 HPC·AI 등의 고성능 반도체 관련 연례 학술 행사인 ‘핫 칩스(Hot Chips) 2020’에서 ‘X-Cube’의 기술 성과를 공개할 계획이다.

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  • [ 럭스익스프레스 2017-11-19 오전 4:51:19 ]

LG힘내세요!! 해마다 CES때마다 삼성과 LG덕에 어깨좀 폅니다. 혹시, 이번 CES2018때, 비행기표를 못구해서 LA에서 육로로 Las Vegas에 오셔야 한다면, 셔틀버스를 이용해 보세요. www.luxxpress.com 입니다.
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