모어 댄 무어 시대가 다가온다

무어의 법칙이 한계에 도달한 순간, 우리가 마주할 세상은?
  • 2016-12-05
  • 김영학 기자, yhk@elec4.co.kr

최근 몇 년 전부터 무어의 법칙이 한계에 봉착했음을 직시하고 이를 극복하기 위한 다양한 움직임들이 일어났다. 그 중 모어 댄 무어(More than Moore)는 시선을 집적회로를 둘러싼 외부로 돌려 새로운 돌파구를 찾는 것을 목적으로 한다. 과연 모어 댄 무어는 무엇이고 어떠한 방향으로 연구개발이 진행되고 있는 지 살펴본다.


반도체의 고밀도화에 대해 반세기 이상 지속된 무어의 법칙이 깨지고 있다. 반도체 집적회로의 성능이 18개월마다 2배로 증가한다는 무어의 법칙은 1965년 인텔의 공동 창업자인 고든 무어가 주창한 것이다. 고든 무어는 당시 ‘일렉트로닉스 매거진’에 무어의 법칙에 대해 기고를 하며 가격은 낮아지고 크기가 작아지면서 가정과 자동차에 반도체가 쓰일 것임을 예견했다.

어느 새인가 무어의 법칙은 실리콘밸리의 박동하는 심장이 됐고, 아이폰과 인터넷 세상으로 이끈 원동력이 됐다.

집적회로의 역사는 무어의 법칙을 회로에 트랜지스터나 리드선 등 소자의 미세화로 실현되어 왔다. 시간과 기술 진보로 집적회로는 고밀도화 됐으며 결과적으로 고성능화, 고속화, 저가격화로 이어졌다. 18개월에 2배, 즉 3년마다 4배씩 용량이 증가함에 따라 2015년에는 1,024배가 됐다. 즉 같은 가격의 메모리 모듈이 1M 바이트에서 1G 바이트가 된 것이다. 이 18개월이라는 사이클은 최근 무너졌다. 하지만 집적회로의 고밀도화는 여전히 계속되고 있다.



2021년, 무어의 법칙 완전히 무너진다

지금까지 우리는 무어의 법칙을 당연하다고 생각했다. 하지만 2021년, 즉 앞으로 5년 뒤 무어의 법칙은 완전히 무너질 전망이다. 미국반도체산업협회(SIA)는 ‘2015년 반도체 국제 로드맵’이라는 보고서를 통해 2021년 무어의 법칙이 무너진다고 예측하고 있다.

2016년 현재 10 nm 공정, 즉 소자 1개의 폭이 1억분의 1미터라는 정밀도를 구현하고 있다. 2020년에는 5 nm 공정이 등장할 것이라는 예측도 있지만, 물질을 무한히 분할하는 것은 원자의 크기라는 벽에 부딪칠 수밖에 없다. 트랜지스터는 원자의 격자구조에 의해 전류(전자)를 제어하게 된다. 5 nm 정도가 되면 원자 1개가 약 0.1 nm인 점을 감안할 때, 회로를 흐르는 전류, 즉 이동 전자도 리드선의 폭에 대한 저항과 물리학의 불확정성 원리 그리고 다양한 이유로 영향을 받아 전자 회로를 실현할 수 없게 된다.

 

지금까지 무어의 법칙은 수차례 물리적 한계를 맞이했다고 평가되어 왔고 그때마다 기술 혁신은 물리적 한계를 극복했다. 그러나 집적회로 자체에 봉착한 문제를 해결할 방안이 제시되지 못했다.

가장 큰 문제는 비용일 것이다. 미세화가 진행됨에 따라 반도체 공정 기술의 전체 비용은 증가하게 된다. 따라서 시장 가치가 높은 제품, 기술력을 보유한 기업과 그렇지 못한 기업에 대한 선택과 집중은 2000년 이후 급속히 진행됐다.

만약 인텔이 현재의 공정으로 10년간 반도체를 생산하게 된다면 약 2,700억 달러가 필요하다. 물론 집적회로의 크기를 줄이면 R&D를 포함해 약 1,160억 달러의 비용으로 줄일 수 있다고는 하지만, 100조 원이 넘는 투자를 감행하기란 쉽지 않은 것이 현실이다. 재료도 문제로 꼽히고 있으나 재료는 그간 꾸준히 변화돼 왔고 현재도 활발하게 개발이 진행되고 있다.

한계 극복 위한 다양한 시도 

이러한 원인으로 최근 몇 년간 반도체 업계는 무어의 법칙이 한계에 직면할 상황에 대처하기 위한 노력을 기울이기 시작했다. 지난 7월 국제반도체기술로드맵(ITRS) 위원회는 미국반도체산업협회와 마찬가지로 반도체 기술의 근간을 이뤘던 미세화 기술이 2021년 이후에는 더 이상 지속될 수 없다는 사실을 공식적으로 선언했다.

ITRS에서 발표한 보고서에 따르면, 회로선폭을 줄이는 방법으로는 더 이상 경제성을 확보할 수 없으며 트랜지스터의 미세화 공정이 멈추게 된다는 것이다.

대신 메모리칩에서 적용되고 있는 적층기술을 프로세싱 칩에도 적용해 수직으로 트랜지스터를 적층하는 공법으로 성능을 높이는 방법을 찾아야 한다고 제안했다.

이에 앞서 ITRS는 반도체 연구개발의 방향성을 ‘More Moore’, ‘More than Moore’, ‘Beyond CMOS’라는 세 가지 방향성을 제시한 바 있다. 그 중 하나인 모어 댄 무어(More than Moore)가 최근 자리를 잡아가고 있는 상황이다.

ITRS에서 제시했던 세 가지 방향성 중 모어 무어(More Moore)는 지금까지 무어의 법칙을 추진해 디지털 회로의 고집적화·고성능화를 도모하는 것이다. 기술 개발의 방향성을 가리키는 하이엔드 서버나 PC, 휴대폰 등의 고성능화를 위해 앞으로도 이 방향에서의 연구개발이 필요함은 바뀌지 않는다.

대표적으로 메모리 적층기술을 들 수 있다. 3D 낸드(NAND) 공법은 현재 32층(128 GB), 48층(256 GB)의 3D 낸드 플래시 메모리가 양산 중이며, 삼성전자는 올해 안에 64층 제품(512 GB)인 4세대 V 낸드 플래시를 탑재한 SSD를 양산할 계획임을 밝힌 바 있다. 플래시 메모리의 경우 190층 정도까지도 적층이 가능할 것으로 전망되고 있어 앞으로 적층 기술은 지속적으로 발전할 것으로 예상된다.

모어 댄 무어는 고집적 디지털 회로를 기반으로 무어의 법칙에 의거해 미세화와는 다른 방법으로 가치가 높은 집적 시스템 칩을 개발하는 방향을 가리킨다. 보드에 장착되어 있는 기능 장치를 디지털 집적 회로와 함께 패키징 기술(System-in-Package: SiP) 또는 실리콘 칩에 직접 통합하는 기술(Systemon-Chip: SoC) 등에 의해 기존과는 다른 방향으로 고집적화를 도모하는 것이다. 

통합 기능 장치로는 RF 통신 회로, 전력 제어 회로, 수동 소자, MEMS 센서 액추에이터 등을 들 수 있다. 이러한 디지털 회로와 함께 통합해 ‘1+1>2’가 되는 새로운 가치를 제공할 수 있다고 보는 것이 모어 댄 무어다. 범용 CPU의 고집적화·고성능화에 주력하는 모어 무어와 달리 모어 댄 무어는 응용 프로그램과의 연계성이 강하고, 정보 통신, 자동차, 환경 제어, 의료, 안전·안심, 엔터테인먼트 등 분야별 가치 창조에 기여하고 다양성을 추구하는 방향성이라는 측면에서 최근 많은 연구가 진행되고 있다.

세 번째 방향인 비욘드 CMOS는 보통의 집적회로가 CMOS 트랜지스터를 스위칭 소자로 구성하는 반면, 전혀 다른 동작원리를 가진 소자를 이용해 계산 처리를 할 가능성을 찾는다는 것이다.

통합 기술

언급했듯이 모어 댄 무어는 다양성을 추구한다. 따라서 다양한 방법으로 실현이 가능하다.

헤테로지니어스 통합 기술은 CPU와 GPU를 하나의 칩으로 통합하는 기술로, AMD 등이 적극적으로 기술 개발을 하고 있다 GPU는 사진이나 영상 등의 정보를 고속으로 처리하는 것에 특화된 대규모 병렬 처리 단위다.

기존 CPU와 GPU는 다른 칩으로 보드에 장착되어 있었다. 따라서 CPU와 GPU는 다른 메모리 공간이 있고 다른 장치로 데이터를 전송하려면 대기 시간(데이터를 요청하고 응답이 되돌아 올 때까지의 시간)에 문제가 있었다. CPU와 GPU를 칩에 집적해 동일한 메모리 공간을 공유하게 되면 전송 속도가 향상되고, 소프트웨어 엔지니어는 하나의 플랫폼으로 프로그래밍해 원활한 개발이 가능해진다.

CMOS 이미지 센서에서도 모어 댄 무어가 가능해진다. CMOS 이미지 센서는 빛을 집광 렌즈, 필터, 빛을 감지해 전기 정보로 변환하는 포토다이오드, 전기 신호를 처리하는 회로가 집적되어 있다. 일반적으로 CMOS 이미지 센서의 픽셀과 신호처리 회로는 동일 평면 형상으로 형성되기 때문에 신호처리 회로는 특정한 공간 내에서 1비트씩 주소를 바꾸며 열마다 신호를 제거한다. 그런데 만약 신호처리 회로가 픽셀마다 준비되어 있다면, 픽셀의 신호를 일제히 읽어낼 수 있어 처리량을 비약적으로 향상시킬 수 있다.

이 픽셀 병렬 처리 방식을 새로운 3차원 집적기술로 실현하는 것을 목표로 하고 있는 곳이 바로 NHK다. NHK의 다이렉트 본딩(Direct bonding) 기술은 포토다이오드를 형성한 칩과 링 오실레이터형 AD 변환 회로를 형성한 칩을 접합해 픽셀 바로 아래에 회로를 형성할 수 있게 된다. 따라서 픽셀의 병렬 읽기가 가능해져 차세대 CMOS 이미지 센서 기술로 주목받고 있다.

  

액추에이터 측면에서는 디지털 마이크로 미러 디바이스(DMD)를 예로 들 수 있다. 텍사스인스트루먼트(Texas Instruments: TI)에서 개발한 DMD는 CMOS 집적회로, 특히 SRAM과 같은 래치형 메모리상에 MEMS 기술을 이용해 10 μm2 정도의 간이 알루미늄 거울을 장착했다. 디지털화된 영상 데이터를 메모리에 입력하면 메모리 노드의 정전기력에 의해 거울이 광원의 빛을 편향시킬 수 있기 때문에 전기 입력에 대한 공간 광변조 장치로 작동하게 된다.

팬아웃 기술

후공정 패키징 기술도 모어 댄 무어 시대의 핵심으로 떠오르고 있다. 웨이퍼가공 공정을 거친 반도체 실리콘 칩은 고객사로 출하되기 전 패키징 과정을 거친다. 패키지는 금선으로 리드프레임을 구성해 신호를 전달하는 방식이 주를 이뤘는데, 최근에는 집적도 확대로 입출력(I/O) 단자 증가로 범프를 그리드 형태로 배치한 볼그리드 배열(BGA) 방식의 패키지 수요가 증가하는 추세다.

공정 방식에 있어서도 웨어퍼 상태 그대로 패키징하는 웨이퍼 레벨 패키지(WLP) 기술이 주목받고 있다. 보통 BGA 타입의 WLP는 I/O 단자를 실리콘칩 안쪽에 배치하게 되는데, 이 때문에 팬인 방식이라고 부르기도 한다. 팬인 방식의 한계는 집적도가 높아질수록 I/O 단자가 증가하고 칩 면적이 줄어든다는 점이다. 칩 사이즈가 작아지면 볼 크기와 피치 역시 줄여야 하는데, 이때는 표준화된 볼 레이아웃을 사용할 수 없게 된다.

이러한 단점을 해결하기 위해 등장한 것이 팬아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package: FOWLP, 이하 팬아웃)다. 팬아웃은 패키지 공정이 간단하고 두께를 얇게 구현할 수 있어서 BGA보다 소형화와 박형화가 가능하고 열 특성과 전기적 특성이 우수한 것으로 알려져 있다. 특히 칩 바깥쪽에 I/O 단자를 배치하게 되므로 웨이퍼 칩 면적이 좁아지더라도 표준 볼 레이아웃을 그대로 사용할 수 있다. 또한 패키지 기판이 없이 몰딩 작업을 하게 돼 원가 절감도 가능해진다.

 

대만 파운드리인 TSMC는 독자적인 팬아웃 기술(InFO)로 아이폰7에 탑재된 애플리케이션 프로세서(AP)인 A10을 패키징했다. 삼성전자도 삼성전기와 함께 2017년 상반기에 팬아웃 패널 레벨 패키지(FOPLP) 기술을 상용화할 계획이다. 앰코테크놀로지는 인천 송도에 건설 중인 신규 패키지 공장인 K5에서 팬아웃 기술인 스위프트(Silicon Wafer Integrated Fan out Technology:SWIFT)를 적용한 웨이퍼를 양산할 계획이다.

 

NXP반도체의 77 GHz 중장거리 차량 레이더 센서는 전문 외주 반도체 패키지 테스트(OSAT)인 네패스의 팬아웃 기술을 적용했다. 한편 대만 ASE는 팬아웃 기술을 보유한 미국 패키징 업체인 데카테크놀로지에 6,000만 달러를 투자한 바 있다. 

이처럼 팬아웃 기술의 확산은 향후 통신 모뎀 칩, 무선주파수(RF) 칩, 전력관리 칩(PMIC), 안테나 스위칭 모듈(ASM) 등으로 확대될 전망이다.

이처럼 무어의 법칙을 뒤로하고 새로운 시대를 준비하는 것 역시 기술의 발전을 근간으로 한다.

2021년 이후에도 겉으로 보이는 무어의 법칙은 계속될 지도 모른다. 하지만 3D 낸드 플래시 기술도 앞서 언급한 바와 같이 한계는 온다. 과연 그 한계점에서 우리가 마주하게 될 세상은 어떠한 모습일까? 현재는 그 기다림을 긍정적이고 발전적인 방향으로 변화시키는 과정에 있다.

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