이 글은 통신 대역폭과 그 기반이 되는 인프라에서 ASIC과 ASSP 비즈니스의 과제를 FPGA의 역량으로 대체할 수 있는 근거를 구체적인 예를 통해 설명하고, 프로그래머블 로직 디바이스(PLD)에 대한 맞춤형 접근방법이 어떻게 FPGA기능의 비약적인 발전을 가져다주는지 살펴본다. 또한 차세대 FPGA 및 SoC 포트폴리오를 간략히 소개한다.

최근 출시된 FPGA는 하드웨어 개발자와 소프트웨어 개발자, 시스템 설계자가 차세대 제품 목표를 달성하게 하는 핵심적인 구현 수단의 하나가 될 수 있다. 광범위한 통신 인프라와 이러한 대역폭을 사용하는 산업에서 대역폭 요구가 기하급수적으로 증가하면서 기존의 하드웨어와 소프트웨어 솔루션으로는 비용과 전력 목표를 만족하면서 필요한 성능을 제공하기 어렵게 되었다.

ASIC, ASSP 및 독립형 프로세서는 한계와 기본적인 비용이 증가하고 있으며, PLD 회사는 이에 대처해야 한다.

이와 동시에 광범위한 영역에 걸친 최종 애플리케이션이 이와 같은 증가하는 대역폭 문제에 직면하고 있으며, PLD업체는 다양한 종류의 요구를 만족할 수 있도록 다양한 툴과 옵션을 갖추어야 한다. 따라서 이러한 옵션에 접근할 수 있으면서, 이를 효율적으로 적용할 수 있는 PLD 업체만이 하드웨어 및 소프트웨어 개발자에게 그들의 차세대 제품을 개발할 수 있는 혁신적 이점과 기능을 제공할 수 있다.

기능혁신 요구로 이어지는 높은 대역폭과 유연성 요구

스마트폰과 휴대기기의 늘어나는 기능들은 차세대 FPGA에서와 같이 시스템 성능을 극적으로 증가시키는 원인이다. 폭발적으로 증가하는 모빌리티 대역폭 요구는 무선 및 유선, 데이터 센서 인프라 기능에 대한 높은 요구로 이어지고 있다. 스마트폰 기기 수가 한자릿수 비율로 성장하고 있지만, 이러한 기기를 사용하는 고객은 점점 더 늘어나는 스마트폰 기능과 함께 끊임없이 더많은 대역폭을 사용하고 있다. 이들 대부분은 비디오 콘텐츠의 증가로 인한 것으로, 2012년 평균 스마트폰 데이터사용은 81% 증가했다. 시스코는 모바일 트래픽이 2017년까지 매년 66% 증가하고, 전체 모바일 트래픽의 2/3를 비디오 콘텐츠가 차지할 것으로 전망했다.

동시에 모바일 네트워크 속도는 7배 빨라지고, 4G 네트워크가 전체 트래픽의 45%에 이를 것으로 내다봤다(1)(그림 1참조).

아래 3가지 인프라 애플리케이션에 대한 간략한 개요는 하드웨어와 소프트웨어 개발자가 차세대 제품의 대역폭, 성능, 전력 및 비용 목표를 만족하기 위해 FPGA에 시선을 돌리는 이유를 설명해준다.

- 무선 원격 무선 장치
- 400G 유선 채널 카드
- 데이터 센터

무선 원격 무선 장치

자본집약적인 무선 인프라 시장에서 통신사업자는 더 많은 대역폭을 더 빠르고 값싸게 제공하기를 원한다. 사업자는 비용 절감을 신속하게 달성할수록, 더 많은 설치를 하고 더 많은 영역을 커버할 수 있으며, 고객에게 더욱 빠르게 서비스를 제공할 수 있다. 이는 엄청난 이점이다. 통신 사업자의 제품 전략은 가능한 많은 세대에 걸쳐 데이터 경로폭을 동일하게 유지하면서 클록 주파수를 증가시키는 것이다.

앞으로 나올 원격 무선 장치는 디지털 전치 왜곡(pre-distortion) 알고리즘 구현과 같은 복잡한 기능을 위한 500 MHz의 코어 성능에 근접하기 위해 FPGA를 찾게될 것이다. 이는 통신 사업자의 무선 아키텍처에 대한 투자를 보존하고, 보다 넓은 스펙트럼의 무선 주파수(RF) 대역폭을 커버할 수 있게 한다. 이를 통해 솔루션 재구조화 필요성이 줄어들면서 회사는 투자 수익이 증가할 뿐 아니라, 신제품을 보다 빠르게 선보임으로써 신속한 제품 출시 이점을 강화할 수 있다.

또한 모바일 가입자당 수익 증가율이 가입자당 데이터 트래픽 증가율보다 훨씬 낮기 때문에, 사업자는 비트당 비용을 낮게 유지해 운용비를 낮춰야 한다.
따라서 데이터 경로폭을 증가시키는 대신 더 작고 효율적인 FPGA에 전력 효율적인 설계를 구축한다면 이러한 목표를 달성할 수 있다.

☞ 보다 자세한 내용은 Designing Polyphase DPD Solutions with 28nm FPGAs 백서를 참조한다.

400G 채널 카드

FPGA 성능을 향상시키는 또 다른 동인은 네트워크 통신 인프라의 업그레이드 필요성이다. 기존 100G 채널 카드와 비교할 때 차세대 400G 채널 카드는 시스템 기능을 심각하게 압박하게 될 것이다. 차세대 시스템에서 대역폭은 그 어느 때보다 큰 폭으로 증가해 4배가 된다. 이를 위한 시장은 이제 막 형성되는 상태이기 때문에 회사는 목표를 달성하기 위해 리스크를 무릅쓰고 ASIC나 ASSP를 사용할 수 없다.

이러한 수준의 대역폭을 수용하려면 여러 개의 56 Gbps 및 28 Gbps 트랜시버 솔루션을 통합해야 하지만, 이는 솔루션의 일부일 뿐이다. 이와 같은 고대역폭을 수용하려면 더 많고 더 빠른 로직이 필요하다. 게다가 섀시 크기는 변하지 않으므로 전력 포락선이 제한된다. 대역폭 기능과 선형적으로 전력이 증가하는 솔루션은 네트워크 인프라가 감당할 수 없다.

600 Mpps의 400G 대역폭에서 패킷 프로세싱 및 트래픽 관리 애플리케이션의 경우 데이터 경로폭과 주파수를 조정하면 데이터 경로 프로세싱 기능을 완화할 수 있지만, 스케줄링 같은 제어 경로 프로세싱에 대해서는 조정할 수 없다. 따라서 프로세싱, 메모리 인터페이싱, IO 인터페이스 등 디바이스 기능의 모든 측면에서 고성능이 요구된다. FPGA는 가장 매력적인 솔루션이지만, 기능의 비약적인 증가와 과제에 대처하려면 회사는 보다 높은 와트당 성능을 제공하는 아키텍처, 트랜시버 및 공정 기술에 투자할 필요가 있다.

데이터 센터

이러한 새로운 무선 배치로부터 푸시 및 다운로드되고 새로운 400G 패킷 프로세싱 인프라를 통해 전송되는 모든 데이터와 비디오는 저장되고 프로세싱되어야 한다. 와트당 성능과 달러당 성능은 데이터 센터의 핵심 지표이다.

FPGA는 데이터 센터에서 데이터 액세스, 알고리즘, 네트워킹 가속화를 위해 점점 더 많이 사용되고 있다. 데이터 센터 서버는 데이터 액세스에 병목현상을 겪는다. 최신 프로세서는 더욱 많은 코어를 탑재하지만, 외부 메모리와 데이터에 대한 대역폭은 컴퓨팅 성능 증가를 따라가지 못하고 있다. 이러한 서버는 대부분 평균 이용률로 동작하며, 최대 프로세싱 성능에는 크게 미치지 못한다.

이와 같은 서버들은 FPGA 가속화를 위한 좋은 후보이다. FPGA를 통한 하드웨어 가속화는 프로세서의 소프트웨어가 극복하지 못하는 성능 병목현상에 초점을 맞춤으로써 이러한 프로세서를 대체할 수 있는 매력적인 대안이 된다.

다른 애플리케이션 또한 4K 비디오로 옮겨가는 비디오 콘텐츠 제공업체, 클라우드 컴퓨팅, 방위 산업의 인텔리전스 애플리케이션 등의 증가된 대역폭 요구사항을 지원하기 위해 FPGA에 눈을 돌리고 있다. 이와 같은 애플리케이션은 유사한 문제에 직면한다.

☞ 보다 자세한 내용은 Microsoft Research: A Reconfigurable Fabric for Accelerating Large-Scale Datacenter Services를 참조한다.

ASIC과 ASSP 사용이 비즈니스 과제 증대

보다 긴 제품 출시 시간, 높은 필수 자본 지출, 그리고 ASIC 설계를 정당화하는 데 필요한 대량생산은 ASIC 사용을 소수의 기업만이 감행할 수 있는 매우 위험이 높은 투자로 만든다. ASIC의 툴링 마스크 및 패키지, IP(intellectual property) 라이선싱, 물리적 설계 서비스를 위한 초기 개발비(NRE)는 28 nm ASIC의 경우 쉽게 1,000만 달러를 넘어선다.

많은 경우 28 nm ASIC은 20nm 또는 14 nm FPGA에 의해 대체될 수 있다. 현재 세대의 FPGA는 ASIC와 맞먹는 엄격한 시뮬레이션 검증 방법을 필요로 하지만, 추가적인 랩 테스팅과 함께 FPGA는 재프로그래밍이 가능하기 때문에 표준 셀 ASIC 설계에 비해 상당한 인력 투자를 절감할 수 있다. 유사한 복잡도를 갖는 ASIC보다 부품 가격이 높은 FPGA를 비교하는 경우에는 총소유비용을 고려해야 한다.

표준 셀 ASIC의 사용을 정당화하는 손익분기점(BEP)은 계속 높아지고 있는 반면, 첨단 CMOS 기술이 FPGA 복잡도, 높은 성능, 그리고 ASIC에는 경제적으로 타당성 없는 저전력을 실현하고 있다.

저비용 공정 노드의 사용은 이러한 솔루션을 통해 보다 향상된 공정 노드로 고객을 끌어들이고 가격과 성능 면에서 경쟁력을 갖추게 하므로 ASIC는 FPGA 및 ASSP에 비해 불리하다. 현재 세대의 FPGA는 28 nm 공정을 사용하고 있으며, 이제 곧 20 nm 및 더 작은 공정 기술로 옮겨갈 예정이다. 그러나 대부분의 새로운 ASIC 설계 개시는 2-3 노드 또는 그 이상 뒤쳐져 있다. 격차가 커질수록 FPGA는 가격, 성능 및 통합 수준에서 더욱 매력적이 된다(그림 2 참조).

가트너는 ASIC 설계 개시(design start)의 총수는 2016년까지 매년 3.8% 비율로 감소할 것으로 내다봤다. 또한 해를 거듭할수록 각 설계 개시는 이윤을 내기 위해 더 많은 양을 생산해야 한다.(3)오직 대형 기업만이 그와 같은 시장을 위한 ASIC 비용을 정당화할 수 있다. ASSP 및 FPGA는 대부분의 기업에게 경제적으로 합리적인 유일한 옵션이 된다.

그러나 ASSP의 가치 제안은 다음과 같은 여러 가지 이유로 감소하고 있다.

- 프로세서 성능 증대 문제
- 증가하는 차별화 요구
- 시장에 대한 대응 역량 요구 증대(제품 출시 시간)
- 재구성 가능성에 대한 제한된 유연성

하드웨어 개발자는 한때 그들의 차세대 제품에서 시스템 성능을 증가시키는 방법으로 프로세서 주파수와 프로세서 코어 수를 증가시키는 방식에 의존할 수 있었다. 그러나 이제 하드웨어 개발자는 시간이 지나면서 프로세서 주파수가 더 이상 극적으로 증가하지 않는 데다, 프로세서 코어 수를 증가시키는 병렬화로는 성능 병목현상을 해결하기 어렵기 때문에, 이러한 방법에 의존해 시스템 성능을 증가시킬 수 없다. 많은 하드웨어 개발자는 이러한 소프트웨어 병목현상을 완화하는 전문화된 하드웨어 개발에서 솔루션을 찾고 있다.

프로세서에 의해 접근 가능하면서 하드웨어로 구현되는 특정 IP를 생성하는 것은 이러한 병목현상을 일부 완화시켜 준다. 그러나, ASSP 성능을 이전 세대보다 증가시키는 모든 추가적인 하드웨어 가속화 역시 경쟁력 있는 기업만이 실행할 수 있다. 이밖에 ASSP로는 속도를 높일 수 없는 병목현상을 갖는 특별한 소프트웨어가 있을 수 있다.

ASSP의 주요 장점은 가장 빠른 제품 출시 시간이지만, 항상 그런 것은 아니다. ASSP에서 특정 기능을 필요로 하지만 아직 갖지 못한 소규모 기업들은 자신들이 필요로 하는 정확한 부품이나 해당 부품을 공급받을 수 있을 때 그것을 거의 이용하지 못한다. 대형 기업들 또한 정확히 그들이 요구하는 부품을 공급하는 부품업체에게 의존한다. 그러나 부품을 공급받을 때는 다른 기업들 역시 같은 부품을 이용할 수 있게 된다.

FPGA는 이러한 ASIC 및 ASSP의 본질적인 문제를 극복하는 매력적인 솔루션이며, 앞으로 나올 차세대 제품에서는 극적인 성능 증가가 예상되므로 더욱 매력적인 대안으로 떠오를 것이다.

혁신적 기능을 제공하는 맞춤형 접근방법

통신, 군사, 방송, 스토리지의 끊임없이 증가하는 대역폭과 성능 요구에 대처하면서 공장 자동화, 자동차, 소비자 휴대기기와 같은 시장에서 극도로 비용에 민감한 밀리와트 전력 솔루션에 최적의 솔루션을 제공하려면 광범위하고 깊은 일련의 전문지식과 툴이 요구된다. 대표적으로 다음과 같은 사항이 포함된다.

- 첨단 제조공정 기술
- 다양한 아키텍처와 IP에 대한 투자
- 프로세서와 프로그래머블 패브릭의 고성능 통합

첨단 공정

첨단 공정 기술에 대한 액세스는 최첨단에서 투자하는 반도체 공급업체에게 핵심적인 이점이다. 예를 들어, 트라이게이트(Tri-Gate) 또는 핀펫(FinFET) 트랜지스터 기술로 알려진 새로운 3D트랜지스터 기술은 공정 기술에 혁신적인 변화를 가져오고 있다(그림 3 참조).

이 기술은 트랜지스터에서 누설 전류를 2배 감소시켜 높은 성능 또는 전력 기능을 구현할 수 있게 한다.

☞ 보다 자세한 내용은 The Breakthrough Advantage for FPGAs with Tri-Gate Technology 백서를 참조한다.

인텔은 디바이스 출하대수가 2014년 3분기에 5억 개를 넘어섰으며, 이는 핀펫 기반 기술과 함께 인텔의 공정 성숙도와 풍부한 경험을 증명한다. 이를 신속하고 효과적으로 채택하는 프로그래머블 솔루션 업체는 상당한 성능 이득을 제공할 수 있을 것이다. 뿐만 아니라, 고객은 이러한 3D 트랜지스터 기술뿐 아니라 공정 미세화에서도 향상을 추구하고, 요구하고 있다. 인텔에서 최근 발표된 14 nm 트라이 게이트 공정은 이러한 공정 기술을 제공한다.

오늘날 어떤 단일 공정 기술도, 최소 지오메트리나 최첨단 공정을 실현한 경우에도, 최종 제품의 다양한 요구사항을 충족할 수 없다는 것은 잘 알려져 있는 사실이다. 하나로 모든 것을 해결하려는(one-size-fits-all) 방식에 전적으로 의존하는 FPGA 및 기타 프로그래머블 SoC 제품 공급업체들은 고객에게 적합한 서비스를 제공할 수 없다. 제품출시 시간, 비용, 다른 부품과의 시스템통합, 단위 수량과 같은 요소들은 다른 공정 기술이 더 적합할 수 있다. 예를 들어 새로운 공정 노드는 높은 I/O 전압을 최적으로 지원하지 못할 수 있다.

다른 종류의 공정 노드가 I/O 핀당 비용에서 더 강력한 이점을 가질 수 있다.

그러므로, 14 nm 트라이 게이트 공정이 기본적으로 최저 전력으로 최고 코어 성능을 제공할 수 있지만, 모든 시스템 애플리케이션에 최적의 솔루션이 되는 것은 아니다. 광범위한 시스템 설계 목표를 만족하기 위해 TSMC의 20SoC 및 55 EmbFlash 같은 다른 공정 기술들이 인텔의 14 nm 트라이 게이트 공정을 보완할 수 있다.

예를 들어 TSMC의 20SoC 공정은 고객이 14 nm 디바이스에 앞서 차세대 FPGA를 생산에 적용하고 대용량 대역폭 집약적인 인프라 시장에 뛰어들 수 있게 한다. 고객은 또한 코어 성능 향상을 통해 500 MHz 이상에서 시스템을 실행하고 ARMⓡ 프로세서를 최대 1.5GHz에서 실행하면서, 현재 양산되고 있는 유사한 성능 수준의 FPGA로부터 50% 이상 전력을 낮출 수 있다.

이 20nm 공정은 고객이 통신, 데이터 센터 및 기타 애플리케이션이 요구하는 비트당 비용, 와트당 성능과 같은 핵심 목표를 만족할 수 있게 하는 기반이 되어 줄 것이다. 임베디드 플래시 공정 같은 그 밖의 공정들은 시스템 설계자가 I/O핀당 최저 비용을 달성할 수 있게 하며, 다른 공정들에서는 경제적으로 합리적이지 않은 아날로그 회로와 비휘발성 플래시를 통합하고 있다.

☞ 보다 자세한 내용은 Meeting the Performance and Power Imperative of the Zettabyte Era with Generation 10 백서를 참조한다.

아키텍처와 IP

오늘날의 애플리케이션보다 4배 증가된 대역폭의 성능 요구사항을 만족하려면, 첨단 공정기술 그 이상이 필요하다. 즉 새로운 로직 아키텍처, 새로운 IP, 새로운 직렬 인터커넥트 등이 요구된다.

차세대 아키텍처는 첨단 공정기술과 결합하면 코어 성능을 크게 향상시킬 수 있다. 일례로 알테라는 최근 새로운 고성능 아키텍처를 발표했다. 인텔의 14 nm 트라이 게이트 공정과 결합하면, 이 아키텍처는 최대 1 GHz의 놀라운 코어 속도를 달성할 수 있다. 알테라 아키텍처는 디지털 신호 처리(DSP) 기능에 극적인 향상을 제공한다.

이미 FPGA가 능가하는 영역에서 이들 DSP 블록은 부동소수점 연산에서 훨씬 더 효율적이 된다. DSP 블록과 함께 구현되는 FPGA는 10 teraFLOPS 이상의 성능을 실현할 수 있다. 80 GFLOPS/W에서 최고 성능과 최고 전력 효율적인 솔루션을 구현하며, 이는 기존 DSP나 그래픽 처리 장치(GPU)로는 달성할 수 없다. 또한 금융, 에너지, 클라우드 데이터 분석과 같은 고성능 컴퓨팅 데이터 집약적인 애플리케이션에 혁신적 기능을 제공한다.

데이터 전송속도와 채널 수를 증가시키고 더 많은 하드 구현 기능을 포함시키면 시리얼 대역폭 역시 극적으로 향상된다. FPGA 업체들은 그들의 차세대 트랜시버 기술이 56 Gbps 데이터 속도를 제공하게 될 것이라고 발표했다. 현재 알테라와 같은 회사들은 최대 28Gbps 데이터 속도의 모노리식 트랜시버를 포함한 FPGA를 제공하고 있다.

28 Gbps 채널 수만 차세대 FPGA에서 4배 이상 증가하므로 CFP2, CFP4, QSFP28과 같은 다양한 차세대 100G 광 인터페이스를 구현할 수 있다. 트랜시버는 적응형 DFE(decision feedback equalizer)와 같은 향상된 신호 처리 기법을 사용하여 전기적 잡음이 존재하는 환경에서도 높은 손실의 백플레인 애플리케이션을 처리할 수 있다.

뿐만 아니라, 하드로 구현되는 FEC(forward error correction) 기법을 사용하면 30dB 이상의 채널 손실에서도 충분히 백플레인 범위를 확장할 수 있으므로 시스템 비트 에러율(BER) 성능을 희생시키지 않아도 저가의 재료를 사용할 수 있다. 트랜시버 가용성은 기능을 하드 구현하면 향상시킬 수 있다. 예를 들어 하드 PCS(physical coding sub layer) 블록은 Interlaken 및 10 Gbps 이더넷(GbE) 데이터 스트림을 위한 주요 프로세싱 기능과 함께 8b/10b 및 64/66b와 같은 다중 인코딩 구조를 다루는 데 사용할 수 있다.

이밖에 전체 프로토콜 스택을 PCI Expressⓡ(PCIeⓡ) Gen1, Gen2 또는 Gen3에 이용할 수 있다. 시리얼 메모리가 앞으로 선보일 FPGA와 함께 광범위하게 사용될 것이다. 시리얼 메모리 인터페이스는 10~15 Gbps의 고속 시리얼 트랜시버를 이용해 병렬 메모리 인터페이스의 대역폭, 지연, 전력 한계를 극복한다(그림 4 참조).

최신 아키텍처, IP 및 시리얼 기술은 400G 솔루션과 같은 특정 애플리케이션에는 필요하지만 다른 애플리케이션에는 적합하지 않을 수 있으며, 오히려 전력과 비용 목표에 악영향을 미칠 수 있다. 따라서 서로 다른 애플리케이션을 목표로 하는 다양한 FPGA에서 이러한 개별 기술들을 선택적으로 적용하는 것이 반드시 필요하다.

프로세서 통합

FPGA 기능은 언제나 보드에 더욱 많은 부품으로 통합 수준을 높이는 것을 추구해 왔으며 , 가장 강력한 통합의 하나가 최근 선보인 ARM 기반 하드 프로세서 시스템(HPS)의 통합이다. HPS는 독립적이지만 긴밀히 통합된 프로세서와 하드 주변장치를 프로그래머블 로직에 통합해 SoC 솔루션을 생성한다.

이러한 통합은 ARM Cortex™-A9 프로세서와 함께 28 nm 프로그래머블 로직 기술에서 시작되었지만, 이 프로세서 아키텍처는 FPGA 내에서 더욱 확산되었으며, 이들 SoC에 대한 로드맵이 긍정적인 영향을 미치면서 새로운 ARM 프로세서 공급업체는 장기적 제품 로드맵을 내놓고 있다.

이제 시스템 개발자는 더 높은 통합, 더 많은 옵션을 가지고 시스템 성능을 향상시키면서 시스템 비용과 시스템 전력을 낮추고 공급망 리스크를 감소시킬 수 있다. 이러한 프로그래머블 SoC에 관심을 갖지 않았던 시스템 개발자도 다음의 특징을 본다면 놀랄지 모르겠다.

- 다양한 종류의 디바이스 제품군에 걸친 방대한 SoC 제품
- 프로그래머블 로직과 프로세서 사이에 밀접히 결합된 통합으로 높은 성능과 낮은 지연 제공
- 엔지니어는 28 nm SoC, 개발 키트 및 툴과 함께 이러한 기술에 액세스 가능
- 선정된 FPGA 벤더에 의해 제공되는 새로운 차원의 ARM 에코시스템 지원

그림 5는 ARM Cortex-A9 프로세서를 탑재한 2세대 HPS 블록을 보여준다.

차세대 FPGA와 SoC가 온다

알테라는 28 nm 공정 노드에 이어 업계 최초 차세대 PLD를 발표했으며, 10세대 포트폴리오를 갖추고 있다. 알테라는 다양한 공정기술, 다양한 아키텍처와 IP, 그리고 다양한 종류의 저가, 중급, 고급의 제품군을 위한 다양한 통합 방법을 사용함으로써 모든 PLD 제공업체 중 가장 광범위한 맞춤형 접근방법을 채택하고 있다.

10세대 포트폴리오는 Stratixⓡ 10, Arriaⓡ 10 FPGA 및 SoC를 포함하고 있으며, 일반 속도의 트랜시버를 필요로 하는 애플리케이션에서부터 여러 개의 28 및 56 Gbps 트랜시버를 필요로 하는 애플리케이션에 이르기까지 모든 애플리케이션에 대응하고 있다. 이러한 두 가지 디바이스 제품군에 맞춤화된 접근방법을 적용함에 따라 이제 하드웨어 개발자와 시스템 설계자는 FPGA에서 지금껏 경험하지 못한 비약적인 기능 향상을 보게 될 것이다.

현재 세대의 Alteraⓡ FPGA를 사용하는 하드웨어 엔지니어는 동일한 생산성 툴과 IP, 설계 마이그레이션 기능을 사용함으로써, 이러한 FPGA를 이용할 수 있는 최적의 위치에 있다고 할 수 있다. 소프트웨어 개발자는 이미 알테라의 SoC 개발 키트와 다른 툴을 사용하여 ARM HPS를 타깃팅할 수 있다.

또한 설계 툴 플로와 함께 생산성이 향상되고, C 코드로 HDL을 개발할 수 있게 하는 OpenCL™(Open Computing Language)와 같은 추가적인 설계 툴과 방법을 통해 설계 생성 시간을 감소시킬 수 있다. 이밖에 알테라는 이러한 성능 증가를 따라가기 위해 매년 2배 컴파일 시간을 향상시킬 필요를 인식하고 있다.

☞ OpenCL 및 OpenCL 로고는 Apple Inc.의 상표이며 Khronos의 허가를 받아 사용되었다.

결론

다양한 시장에서 시스템 개발자는 ASIC 및 ASSP 솔루션에 대한 대안 뿐 아니라 대역폭, 성능, 통합, 전력 요구사항을 충족할 수 있는 솔루션을 찾고 있다. 주요 FPGA 업체들은 FPGA에서 지금껏 볼 수 없었던 혁신적 이점을 제공하는 제품을 본격적으로 제공하게 될 것이다. 400G 패킷 프로세싱, 무선 원격 무선 장치, 데이터 센터, 고성능 컴퓨팅 같은 가능한 많은 최종 애플리케이션에서 고객의 요구에 대처할 수 있는 제품을 공급하기 위해서는 다양한 툴과 옵션이 요구된다.

다양한 애플리케이션을 겨냥한 다양한 공정기술과 아키텍처, 통합 옵션의 사용에 기반한 맞춤형 접근방법을 이용하는 제품 전략은 하드웨어 개발자에게 최고의 가능한 선택과 솔루션을 제공하게 될 것이다. 알테라의 10세대 제품은 맞춤형 FPGA 및 SoC 포트폴리오로 광범위한 애플리케이션에 걸쳐 혁신적인 기능과 이점을 제공한다.

참고자료

1. Cisco Visual Networking Index (VNI): Global Mobile Data Trafifc Forecast Update, 2012 -2017: www.cisco.com/en/US/solutions/collateral/ns341/ns525/ns537/ns705/ns827/white_paper_c11-520862.html
2. 백서 : Designing Polyphase DPD Solutions with 28 nm FPGAs: www.altera.com/literature/wp/wp-01171-polyphase-dpd.pdf
3. 가 트너 보고서, Market Trends: Worldwide, ASIC and ASSP Design StartsC ontinue Declining Trend, 2012
4. 알테라 웹사이트 : www.altera.com
5. 알테라 기업 프레젠테이션
6. Forbes 웹사이트 : www.forbes.com/sites/greatspeculations/2013/01/22/intels-difficult-year-andwhats-ahead/

추가 정보

- 백서 : 10세대로 제타바이트 시대의 성능 및 전력 요구사항 충족하기: www.altera.com/literature/wp/wp-01200-power-performance-zettabytegeneration-10.pdf
- 백서 : 트라이 게이트 기술을 이용한 FPGA를 위한 혁신적 이점: www.altera.com/literature/wp/wp-01201-fpga-tri-gate-technology.pdf
- 백서 : 28nm FPGA를 이용한 다상 DPD 솔루션 설계: www.altera.com/literature/wp/wp-01171-polyphase-dpd.pdf
- 14nm 및 20nm의 혁신 ? 차세대 이점 웹 페이지: www.altera.com/technology/system-tech/next-gen-technologies.html
- Stratix 10 FPGA 웹 페이지: www.altera.com/devices/fpga/stratix-fpgas/stratix10/stx10-index.jsp
- Arria 10 FPGA 웹 페이지: www.altera.com/devices/fpga/arria-fpgas/arria10/arr10-index.jsp

알테라의 10세대 10 FPGA 및 SoC

Arria 10 FPGA 및 SoC

- 무선, 유선, 방송, 군사용 애플리케이션에 최적화된 성능
ㆍ 이전 세대 중급 디바이스 대비 1.6배 향상된 코어 성능, 이전 세대 고급 FPGA 대비 15% 더 빠른 성능
ㆍ이전 세대 중급 디바이스 대비 4배 증가된 대역폭, 28 Gbps 트랜시버를 포함 이전 세대 고급 FPGA 대비 2배 증가된 대역폭
ㆍ3배 향상된 시스템 성능(2,666 MbpsDDR4 SDRAM, 복합 메모리 큐브 지원, 1.5 GHz ARM 프로세서)
- 시스템 통합으로 최적의 기능 또는 비용 구현
ㆍ광범위한 ARM SoC 옵션
ㆍ1M LE(logic element) 이상의 2배 증가된 밀도
- 업계 최고 중급 성능 구현에 최적화된 전력
ㆍ이전 세대 중급 디바이스 대비 40% 전력 향상, 이전 세대 고급 FPGA Stratix 10 FPGA 및 SoC 대비 60% 향상

Stratix 10 FPGA 및 SoC

- 업계 최초 기가헤르츠(GHz) FPGA 및 SoC
ㆍ이전 세대 대비 2배 향상된 코어 성능, 이전 세대 대비 4배 증가된 트랜시버 대역폭, 최대 144개 채널, 56 Gbps 트랜시버에 대한 경로
- 최대 10 teraFLOPS의 단 정도(single-precision) 부동소수점 DSP 성능
- 단일 다이에서 가능한 최고 시스템 통합
ㆍ인텔의 14 nm 트라이 게이트 공정 기술 기반 업계 유일 메이저 FPGA
ㆍ단일 다이에서 최대 5.5M LE
ㆍ64비트 쿼드 코어 ARMⓡ Cortexⓡ-A53 프로세서
- 업계 최고 성능 구현에 최적화된 전력
ㆍ이전 세대 대비 최대 70% 더 낮은 전체 전력