알테라, 14nm 공정 FPGA·SoC “Stratix 10” 아키텍처 세부사항 공개
  • 2015-07-17
  • 윤범진 기자, master@elec4.co.kr



알테라가 인텔 14 nm 트라이게이트(Tri-Gate) 기반에, 혁신적인 HyperFlex 아키텍처를 채택함으로써 Stratix 10 FPGA 및 SoC의 성능을 2배, 소비전력을 70% 낮췄다. 이 하이엔드 제품군은 차세대 통신, 데이터센터, IoT 인프라, 군용, 고성능 컴퓨팅 시스템의 까다로운 요구를 충족한다.

알테라가 인텔 14 nm 트라이게이트 공정 기반의 Stratix 10 FPGA 및 SoC에 채택한 “HyperFlex” 아키텍처의 세부사항을 공개했다.

알테라는 보도자료에서 Stratix 10 FPGA 및 SoC가 프로세스 노드 상의 우위에다 HyperFlex 아키텍처까지 결합함으로써 경쟁사 하이엔드 FPGA에 비해 2배의 코어 로직 주파수 향상을 이루었다고 소개했다.

알테라의 패트릭 돌시(Patrick Dorsey) 제품 마케팅 선임이사는 “HyperFlex 아키텍처는 지난 10년의 기간 동안 FPGA 업계에서 가장 의미 있는 패브릭 아키텍처 혁신이 될 것”이라고 평가했다.

알테라의 Generation 10 포토폴리오에 속하는 Stratix 10 시리즈는 64비트 ARM Cortex-A53 쿼드코어를 탑재해 코어 성능을 기존 대비 2배 향상시킴으로써 70%의 소비전력 절감을 실현했다. 또한 550만 로직 엘리먼트(LE)를 탑재하고 10 TFLOPS를 상회하는 성능을 제공한다.

이러한 저소비 전력과 높은 성능을 가능하게 한 혁신이 바로 HyperFlex 아키텍처다.




돌시 제품 마케팅 선임이사는 “기존엔 로직 용량의 증대로 인해 배선(routing) 지연이 성능 향상의 걸림돌이 되었다. 버스 폭을 넓혀 이 문제를 해결하려는 시도도 있었지만 배선이 과밀해지는 문제가 있었다”고 지적했다.

HyperFlex 아키텍처는 모든 코어 인터커넥트 배선 구역에 레지스터(Hyper-Register)를 넣어, 배선 경로를 짧게 함으로써 기존 대비 2배 이상의 배선 속도를 실현했다.

돌시 마케팅 선임이사는 “예를 들어 250 MHz 성능의 Stratix V FPGA를 통해 검색 기능과 데이터 연산 등을 수행하던 데이터센터(DC)에 Stratix 10을 도입하면, 5개의 Stratix V를 Stratix 10 단 1개로 커버할 수 있으며 소비전력도 120 W에서 44 W로 절감할 수 있다”고 말했다. 그는 또 “무선 광학 스위치의 경우, LE 수가 900 K에서 650 K로 줄었지만 동작 주파수는 350 MHz에서 700 MHz로 향상되었고 2배의 코어 성능, 버스 폭의 축소에 의한 30%의 실장 면적 감소, 40%의 소비전력 절감을 실현했다”고 말했다.

LE 수 감소는 실리콘 인터포저 기법을 사용하지 않고 인텔의 특허 기술인 “Embedded Multi-die Interconnect Bridge, EMIB)”를 활용해, 이종(Heterogeneous) FPGA의 모놀리식 다이와 다양한 기능을 가진 ‘타일(Tile)’이라고 부르는 다이를 EMIB에 연결해 실현한다. Stratix 10 제품군의 첫 제품들은 EMIB 기술을 이용해 고속 직렬 프로토콜 및 프로토콜 타일과 모놀리식 코어 로직을 통합한다. 이종 3D SiP로 고속 프로토콜 및 트랜시버를 통합함으로써 알테라는 변화하는 시장요구에 따라서 다양한 유형의 Stratix 10 디바이스 제품 버전을 빠르게 제공할 수 있게 됐다.

예를 들어 이종 3D SiP(System-in-Package)  통합을 통해서 Stratix 10 디바이스로 더 높은 트랜시버 속도(56 Gbps), 새롭게 등장하는 변조 형식(PAM-4), 새로운 통신 표준(PCIe Gen4, Multi-Port Ethernet), 그밖에 아날로그 또는 고대역폭 메모리 같은 기능들을 빠르게 지원할 수 있게 됐다.

새로운 보안 기능으로는 “Secure Device Manager(SDM)”를 탑재했다. SDM은 섹터 단위의 인증 및 암호화를 제공함으로써 FPGA 디바이스 자체를 독립적으로 인식할 수 있는 SARM 기반 PUF(Physically Undonable Function, 프로세스의 변형으로 생성된 난수)를 설정하여 FPGA의 루트 키를 암호화, 오프라인 공격에 의한 루트 키의 특정을 방지할 수 있도록 했으며 FPGA 내부에서 보안 섹터와 비 보안 섹터를 구축해 개별적으로 인식, 실행을 가능하게 했다.

알테라의 설계 및 개발 도구인 Quartus짋Ⅱ에 도입한 Spectra-Q 엔진의 Hyper-Aware 디자인 플로는 HyperFlex에 최적화돼 있으며 이를 활용해 설계 기간 단축이 가능하다. Quartus짋Ⅱ는 최대 8배의 컴파일 시간 단축, 드롭인 IP 통합, OpenCL 지원 등을 비롯해 Spectra-Q에 새롭게 도입된 고수준 합성(High Level Synthesis, HLS) 기능을 통해 다양한 디자인 요구를 지원하고 있다.

또한 알테라가 제공하는 PowerSoC “Enpirion EM1130”을 탑재한 Enpirion 전원 모듈도 Stratix 10에 최적화해 제공함으로, 인텔이 제공하는 SmartVoltage ID(SmartVID) 절전 기능을 활용할 수 있다.

디자이너들은 Fast Forward Compile 성능 평가 툴을 이용함으로써 Stratix 10 디자인 개발 작업을 바로 시작할 수 있다. Stratix 10 FPGA 및 SoC의 엔지니어링 샘플을 올 가을부터 공급할 예정이다. 임베디드 소프트웨어 개발자들은 멘토 그래픽스(Mentor Graphics)에서 제공하는 SoC 가상 플랫폼을 활용함으로써 Stratix 10 SoC 임베디드 소프트웨어 개발 작업을 가속화할 수 있다.  


 

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